SU368599A1 - ARITHMETIC DEVICE - Google Patents
ARITHMETIC DEVICEInfo
- Publication number
- SU368599A1 SU368599A1 SU1391437A SU1391437A SU368599A1 SU 368599 A1 SU368599 A1 SU 368599A1 SU 1391437 A SU1391437 A SU 1391437A SU 1391437 A SU1391437 A SU 1391437A SU 368599 A1 SU368599 A1 SU 368599A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- counter
- circuit
- register
- output
- registers
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
1one
Изобретение относитс к области вычислительной техники.This invention relates to the field of computing.
Известно арифметическое устройство, содержащее тактовый генератор со схемой запрета на выходе, два управл емых делител частоты, входы которых соединены с выходом схемы запрета, счетчйк результата, соединенный с выходом первого управл емого делител частоты, счетчик-регистр и схему «И.An arithmetic unit is known that contains a clock generator with an output inhibit circuit, two controlled frequency dividers whose inputs are connected to the output of the inhibit circuit, a result counter connected to the output of the first controlled frequency divider, a counter-register and an I.
Целью изобретени вл етс упрощение устройства.The aim of the invention is to simplify the device.
Эта щель достигаетс за счет того, что счетчик-регистр через схему «И соединен с управл ющим входом схемы запрета, выход второго управл емого делител соединен со входом счетчика-регистра.This slit is achieved due to the fact that the counter-register is connected through the "I" circuit to the control input of the inhibit circuit, the output of the second controlled divider is connected to the input of the counter-register.
На чертеже показана функциональна схема устройства.The drawing shows the functional diagram of the device.
Уст|ройство содержит тактовый генератор /. схему запрета 2, два управл емых делител частоты, состо щих из регистров 3, 4, схем запрета 5, 6 по числу разр дов регистров, счетчиков 7, 8, счетчика-регистра 9 со схемой «И 10 и счетчика результата 11.The device contains a clock generator /. prohibition circuit 2, two controlled frequency dividers consisting of registers 3, 4, prohibition circuits 5, 6 by the number of register bits, counters 7, 8, counter-register 9 with And 10 circuit and result counter 11.
Арифметическое устройство работает следующим образом.Arithmetic unit operates as follows.
.Перед выполнением арифметических операций все узлы схемы устанавливаютс в исходное состОЯНие, при этом все разр ды счетЧИКО .В 7, 8 устанавливаютс в «1. Устройство.Before performing arithmetic operations, all the nodes of the circuit are set to the initial state, with all bits counted. B 7, 8 are set to "1. Device
управлени и коммутатора операций на чертеже не показаны.Control and switch operations are not shown in the drawing.
При выполнении операций сложени и вычитани слагаемые по очереди подаютс на входы 14 обратным кодом. Регистры 3, 4 сбрасываютс в «1. Как только в счетчик 9 подаетс код слагаем.ого, схема «И 10 открывает схему запрета 2 и импульсы с тактового генератора поступают через счетчикиWhen performing addition and subtraction operations, the terms in turn are fed to inputs 14 with a reverse code. Registers 3, 4 are reset to " 1. As soon as the code of the component is supplied to counter 9, the circuit “And 10 opens the prohibition circuit 2 and the pulses from the clock generator arrive through the counters
7, 8 ъ счетчик результата У/ и в счетчик-регистр 9.7, 8 ъ counter of the result V / and in the counter-register 9.
Каждый имнульс с выхода счетчиков 7 и 8 переписывает в них коды чисел, хран щихс в регистрах 3 vi 4, а так как в регистрахEach impulse from the output of counters 7 and 8 rewrites in them codes of numbers stored in registers 3 vi 4, and as in registers
3 п 4 записаны во все разр ды «1, то каждый импульс, оаоступивший на счетчики 7 и S проходит на выход, т. е. коэффициент делени управл емых делителей в этом случае равен 1. Таким образом, предва.рительна установка регистров и - в «1 исключают управл емые делители из работы в этом режиме .3 and 4 are written to all bits "1, then each pulse received at counters 7 and S passes to the output, i.e., the division factor of the controlled dividers in this case is equal to 1. Thus, the presetting of registers and - in "1 exclude controlled dividers from work in this mode.
Как только счетчик 9 установитс в «О, схема «И 10 закрывает схему запрета 2. ВAs soon as the counter 9 is set to “O, the scheme“ AND 10 closes the prohibition scheme 2. In
счетчик // перенесено первое слагаемое. Следующее сла-гаемое переноситс в счетч.ик результата // аналогично. В счетчике образуетс сумма слагаемых. Вычитаемые подаютс на входы 14 в пр мом коде. При этом слагаемые могут быть занесены в пр мом коде, аcounter // moved the first addend. The following term is transferred to the result counter // in the same way. In the counter, the sum of the terms is formed. Subtractables are fed to inputs 14 in the forward code. In this case, the terms can be entered in the forward code, and
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1391437A SU368599A1 (en) | 1969-12-31 | 1969-12-31 | ARITHMETIC DEVICE |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1391437A SU368599A1 (en) | 1969-12-31 | 1969-12-31 | ARITHMETIC DEVICE |
Publications (1)
Publication Number | Publication Date |
---|---|
SU368599A1 true SU368599A1 (en) | 1973-01-26 |
Family
ID=20449104
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1391437A SU368599A1 (en) | 1969-12-31 | 1969-12-31 | ARITHMETIC DEVICE |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU368599A1 (en) |
-
1969
- 1969-12-31 SU SU1391437A patent/SU368599A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU368599A1 (en) | ARITHMETIC DEVICE | |
GB918344A (en) | Reversible deimal counter | |
GB1216081A (en) | Electronic logic element | |
SU447850A1 (en) | Pulse counter | |
SU518003A1 (en) | Reversible decimal pulse counter | |
SU435524A1 (en) | POSSIBLE-PERFORMANCE DEVICE | |
SU738176A1 (en) | Decade counter | |
SU369565A1 (en) | DEVICE FOR CALCULATION OF FUNCTION y = e ^ | |
SU447849A1 (en) | Controlled frequency divider | |
SU409386A1 (en) | DECIMAL COUNTER | |
SU961140A1 (en) | Pulse recurrence rate to code integrating converter | |
SU400037A1 (en) | DECIMAL COUNTER | |
SU642704A1 (en) | Arrangement for computing the function: (x2-y2) raised to the minus 1/2 power | |
SU436352A1 (en) | DEVICE FOR FINDING THE RELATIONSHIP OF TWO NUMBER OF PULSE CODES | |
SU365711A1 (en) | DEVICE FOR SOLVING THE PROBLEM OF ORDERING TECHNOLOGICAL OPERATIONS | |
SU513364A1 (en) | Time-pulse computing device | |
SU497733A1 (en) | Pulse counter in telegraph code | |
SU921094A1 (en) | Decimal counter | |
SU499673A1 (en) | Pulse Frequency Multiplier | |
SU615609A1 (en) | Multiplying counter | |
SU458101A1 (en) | Decimal counter | |
SU824446A1 (en) | Reversible binary coded decimal pulse counter | |
SU473184A1 (en) | A device for forming and storing residue modulo three | |
SU604149A1 (en) | Code-to-time interval converter | |
SU955053A1 (en) | Division device |