SU1742823A1 - Устройство дл сопр жени процессора с пам тью - Google Patents
Устройство дл сопр жени процессора с пам тью Download PDFInfo
- Publication number
- SU1742823A1 SU1742823A1 SU894738131A SU4738131A SU1742823A1 SU 1742823 A1 SU1742823 A1 SU 1742823A1 SU 894738131 A SU894738131 A SU 894738131A SU 4738131 A SU4738131 A SU 4738131A SU 1742823 A1 SU1742823 A1 SU 1742823A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- outputs
- groups
- output
- elements
- Prior art date
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано дл построени систем с быстродействующей пам тью большой информационной емкости . Цель изобретени - повышение достс верности работы устройства при передаче измен емых по формату документов. Цель достигаетс тем, что в устройство, содержащее два распределител импульсов, два блока формировани адреса, блок синхронизации обращений, блок дешифрации режима обращений и блок настройки, включающий три схемы сравнени , два элемента И, счетчик, элемент ИЛИ и два формировател импульсов, введены в блок настройки, три узла посто нной пам ти, два счетчика, два дешифратора и элемент задержки . 1 з.п. ф-лы, 6 ил.
Description
Изобретение относитс к вычислительной технике, в частности к устройствам дл сопр жени с пам тью, и может быть использовано дл построени систем с быстродействующей пам тью большой информационной емкости.
Цель изобретени вл етс повышение достоверности работы устройства при передаче документов (в случае изменени формата посылки) за счет обнаружени текущего адреса границ формата в адресном поле блока пам ти.
На фиг.1 представлена блок-схема устройства; на фиг,2-6 - функциональные схемы блока синхронизации обращений, блоков пам ти, блока дешифрации режима обращений и блока настройки.
Устройство содержит (фиг.1) блоки 1 и 2 формировани адреса, блок 3 синхронизации обращений, блок 4 дешифрации режима обращений, блоки 5 и 6 пам ти, блок 7 настройки , распределители 8 и 9 импульсов.
Блок 3 синхронизации обращений содержит (фиг.2) элементы И 10-13, генератор 14 импульсов, триггер 15 режима, элементы 16-18 задержки, группы элементов И 19 и 20.
Первый и второй блоки 5 и 6 пам ти (фиг.З, 4) состо т из групп элементов И 21- 32, групп элементов ИЛИ 33-35 и узлов 36- 39 пам ти.
Блок 4 дешифрации режима обращений (фиг.5) содержит третий, четвертый и второй, элементы И 40-42, элементы ИЛИ 43-44, п тый элемент И 45, триггер 46 режима, триггер 47 пуска и первый элемент И 48.
Блок 7 настройки содержит (фиг.6) элементы И 49 и 50, формирователи 51 и 52 импульсов, элемент ИЛИ 53, схемы 54 и 55 сравнени , второй и третий счетчики 56 и 57, узлы 58-60 посто нной пам ти (ПЗУ), дешифраторы 61 и 62, первый счетчик 63, третью схему 64 сравнени и элемент 65 задержки.
&
fe
si
ГО 00 N СО
Блоки 1 и 2 формировани адреса содержат (фиг.З, 4) счетчики 66, 67, элементы ИЛИ 68 и 69 и элементы И 70 и 71.
На чертежах показаны также линии 72- 95 внутренних межблочных св зей устройства .
На чертежах показаны линии 82,95 и 84 сигнала ЗАН-захвата шин обмена (зан тости устройства), сигнала СХИ-синхрониза- ции источника (запуск обращени ) и СХЗ-синхронизации задатчика (начало обмена )..
Устройство работает следующим образом .
Исходно счетчики 66 и 67 сброшены, а триггер 46 установлен в нулевое состо ние, например, в момент подачи питани (не показано ). Триггер 15 может быть установлен в любое положение, например, в единичное .
Сигнал Пуск по линии 92 устанавливает триггер 47 в единичное положение, при этом открываетс элемент И 45, на выход которого поступает сигнал с выхода триггера 46 в качестве сигнала ЗАН, указывающего на начало обмена, при этом также запускаетс генератор 14, который вырабатывает в линию 94 импульсы СХЗ-синхронизации задатчика, поступающие в процессор.
Ответной реакцией процессора на импульсы СХЗ вл етс выдача по линии 95 импульсов СХИ-синхронизации источника, которые вл ютс импульсами частоты записи в блоки пам ти информации, поступающей к ним по шине данных (ДШ).
Шина данных поразр дно подключена к входам узлов 36-39 пам ти. Таким образом информаци , подлежаща записи в блоки пам ти, оказываетс прив занной к импульсами СХИ, а запись производитс параллельно по всём входам блоков, например , байтами.
Единичное положение триггера 15 соответствует режиму записи в узлах 37 и 36 блока 5 пам ти, коммутируемых поочередно распределителем 8 через соответствующие элементы И 31 и 32,23 и 24 соответственно, а также режиму считывани дл узлов 38 и 39 блока 6 пам ти, коммутируемых распределителем 9 через соответствующие элементы И 28 и 31 соответственно. При этом считывание информации происходит по битам за счет сигналов управлени , поступающих с выхода распределител 9 через элементы И 19, с помощью которых разворачиваетс последовательное обращение к узлам 36-39 блоков 5 и 6 пам ти.
Таким образом, в режиме считывани информаци из блоков пам ти выбираетс
последовательно по битам из записанных ранее байтов,
Смена адреса в блоках пам ти в режиме считывани происходит с помощью соответствующего счетчика 66 или 67, управл емых через соответствующий элемент ИЛИ 68 или ИЛИ 69 по импульсам в последнем разр де распределител 19, который по вл етс в линии 88 дл счетчика 66 или в линии 74
0 дл счетчика 67.
В режиме записи, например, в узлы 37 или 36 блока 5 пам ти импульсы частоты СХИ поступают на элемент 16 задержки и далее через открытый элемент И 10 на эле5 мент 17 задержки и далее на открытые элементы И 32 « 21, при этом на вход записи чтени узла 37 блока 5 пам ти импульс СХИ приходит раньше, чем на вход СЕ, так как врем срабатывани элемента 17 задержки
0 меньше, чем врем срабатывани элемента 16 задержки.
Окончание импульсов СХИ по лини м 86 и 87 происходит одновременно, так как по окончании импульсов СХИ элемент 16
5 задержки отключаетс закрытием элемента И 12, а врем срабатывани элемента 17 задержки равно времени срабатывани элемента И 12 и единичного элемента И 21, при равенстве времени срабатывани единичных
0 элементов И 32 и ИЛИ 14 соответственно.
Сигнал адреса в блоках 5 и 6 пам ти в режиме записи производитс с помощью соответствующего счетчика 66 и 67 через соответствующий элемент ИЛИ 68 или ИЛИ
5 69 по окончании импульса СХИ в лини х 87 или 74.
Код формата посылки хранитс в узлах 58 и 59 посто нной пам ти. Код на выходе счетчиков 56 и 57 управл ет состо нием вы0 ходов ПЗУ 58 и 59.
ПЗУ 58 и 59 программируютс на длительность формата посылки, например, если формат посылки (длительность строки изображени в единицах разложени ) ли5 ний/мм// равен 800, то код формата посылки будет кратным этому числу: 800, 1600. 2400 и т.д. Таким образом в ПЗУ задан текущий адрес конца формата посылки. Сравнение текущего адреса блока пам ти
0 сравниваетс с кодом конца формата посылки на схемах 54 и 55 сравнени , которые информируют сигналом в лини х 83 или.84 об окончании строки изображени . Количество этих окончаний фиксируетс счетчиком
5 63 и, если состо ние счетчика сравнитс с кодом длительности посылки, хран щимс в ПЗУ 60, то схема 64 сравнени выдает сигнал в шине КП об окончании посылки, т.е. об окончании процесса обмена пам ти и процессора .
Дешифраторы 61 и 62 контролируют состо ние счетчиков 56 и 57. При невозможности дальнейшего участи блоков пам ти в приеме информации (в св зи с тем, что их объем исчерпан) сигнал с выхода дешифраторов 61 и 62 через соответствующий формирователь 51 и 52 воздействует на распределители 8 и 9 дл подключени очередных блоков пам ти.
Процесс записи инормации происходит быстрее считывани , поэтому имеет смысл по окончании объема блоков пам ти при записи информации освободить общую шину процессора. Освобождение общей шины процессора осуществл етс сн тием сигнала ЗАН при опрокидывании триггера 46 в единичное состо ние. Это происходит в режиме записи тогда, когда распределители 8 или 9 выбирают последний узел пам ти (сигнал в лини х 89 или 76) и в момент совпадени кодов формата посылки ПЗУ 58 или 59 (сигнал в лини х 83 или 84).
Такое состо ние фиксируетс элементами И 48 или 41 через элемент ИЛИ 43.
Возврат триггера 46 в нулевое состо ние осуществл етс теми же сигналами только в режиме считывани дл блоков пам ти и фиксируетс элементами И 40 или 42 через элемент ИЛИ 44.
Claims (2)
- Формула изобретени 1. Устройство дл сопр жени процессора с пам тью, содержащее два распределител импульсов, группы выходов которых вл ютс соответствующими группами выходов устройства дл подключени к группам стробирующих входов первого и второго блоков пам ти, два блока формировани адреса, группы выходов которых вл ютс соответствующими группами выходов дл подключени к группам адресных входов первого и второго блоков пам ти , блок синхронизации обращений, первый выход и синхровход которого вл ютс соответственно выходом и входом устройствам дл подключени к синхронизирующим шинам процессора, перва и втора группы выходов, второй, третий и четвертый, п тый выходы вл ютс соответственно выходами устройства дл подключени к группам входов выборки, входам записи-чтени и входам выборки первого и второго блоков пам ти, блок дешифрации режима обращений , входы пуска и останова которого вл ютс соответствующими входами пуска и останова устройства, а первый выход вл етс выходом устройства дл подключени к шине зан тости процессора, и блок настройки , перва и втора группы информационных входов которого соединенысоответственно с группами выходов первого и второго блоков формировани адреса, первые и вторые тактовые входы и входы разрешени которых подключены соответственно к шестому, седьмому, четвертому и п тому выходам и первой и второй группам выходов блока синхронизации обращений, тактовым и разрешающим входами соединенного соответственно с вторым и третьим0 выходами блока дешифрации режима обращений , а шестым и седьмым выходами - соответственно с первыми и вторыми тактовыми выходами блока настройки и блока дешифрации режима обращений, первый и5 второй разрешающие входы и первый и второй информационные входы которого соединены соответственно с первым и вторым выходами блока настройки и группами выходов первого и второго распределителей0 импульсов, а четвертый выход-с установочными входами первого и второго блоков формировани адреса, причем блок настройки содержит три схемы сравнени , два формировател импульсов, два элемента И,5 первые входы которых соединены соответственно с выходами первой и второй схем сравнени и первым и вторым выходами блока настройки, перв,ый счетчик, группой выходов подключенный к первой группе0 входов третьей схемы сравнени , и элемент ИЛИ, выход которого соединен со счетным входом первого счетчика, причем первые и вторые входы элементов И и первые группы информационных входов первой и второй5 схем сравнени вл ютс соответственно вторым и первым тактовыми входами и первой и второй группами информационных входов блока настройки, отличающее- с тем, что, с целью повышени достовер0 ности работы устройства, третий и четвертый выходы блока настройки подключены соответственно к входам первого и второго распределителей импульсов, а в блок настройки введены два счетчика, два дешиф5 ратора, элемент задержки и три узла посто нной пам ти, причем в блоке настройки выходы первой и второй схем сравнени соединены соответственно со, счетными входами второго и третьего счет0 чиков, группы выходов которых соединены соответственно с группами входов первого и второго дешифраторов, и через первый и второй узлы посто нной пам ти-с вторыми группами входов первой и второй схем срав5 нени , выходы первого и второго дешифраторов подключены соответственно через первый и второй формирователи импульсов к входам сброса второго и третьего счетчиков и третьим и четвертым выходам блока настройки.
- 2. Устройство по п.1,отличающее с тем, что блок дешифрации режима обращений содержит п ть элементов И, триггеры пуска и режима и два элемента ИЛИ, причем первые входы первого и второго элементов И вл ютс соответственно первым и вторым тактовыми входами блока и соединены соответственно с первыми входами четвертого и третьего элементов И, вторые входы которых вл ютс соответственно вторым и первым информационными входами блока и соединены соответственно с вторыми входами второго и первого элементов И, третьи входы которых вл ютс соответственно вторым и первым разрешающими входами блока и соединены соответственнос третьими входами четвертого и третьего элементов И, первые и вторые входы первого и второго элементов ИЛИ подключены соответственно к выходам первого и второго , третьего и четвертого элементов ИЛИ, выходы которых соединены соответственно с синхровходом и входом сброса триггера режима, входы сброса и установки триггера пуска вл ютс соответственно входамисброса и пуска блока, а выход вл етс третьим выходом блока и соединен с первым входом п того элемента И, второй вход которого соединен с выходом триггера режима , а выход вл етс первым выходомблока, выход второго элемента ИЛИ вл етс вторым и четвертым выходами блока.0U/соCNсоCNт гI
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894738131A SU1742823A1 (ru) | 1989-09-15 | 1989-09-15 | Устройство дл сопр жени процессора с пам тью |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894738131A SU1742823A1 (ru) | 1989-09-15 | 1989-09-15 | Устройство дл сопр жени процессора с пам тью |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1742823A1 true SU1742823A1 (ru) | 1992-06-23 |
Family
ID=21470098
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU894738131A SU1742823A1 (ru) | 1989-09-15 | 1989-09-15 | Устройство дл сопр жени процессора с пам тью |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1742823A1 (ru) |
-
1989
- 1989-09-15 SU SU894738131A patent/SU1742823A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР Ns 1236491, кл. G 06 F 13/00, 1984. Авторское свидетельство СССР Ns 1667087, кл. G 06 F 13/00, 1988. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2918007B2 (ja) | 並列型時間スイッチ | |
SU1742823A1 (ru) | Устройство дл сопр жени процессора с пам тью | |
US4046963A (en) | Times slot switching | |
US20010033524A1 (en) | Circuit for managing the transfer of data streams from a plurality of sources within a system | |
SU1667087A1 (ru) | Устройство дл управлени обменом процессора с пам тью | |
SU1681394A1 (ru) | Устройство дл автоматической коммутации и сопр жени | |
SU1721631A1 (ru) | Многоканальное буферное запоминающее устройство | |
SU1355984A1 (ru) | Устройство дл регистрации информации | |
SU1727213A1 (ru) | Устройство управлени доступом к общему каналу св зи | |
SU1520531A1 (ru) | Устройство дл сопр жени ЭВМ с абонентами | |
SU857967A1 (ru) | Устройство сопр жени | |
RU2022344C1 (ru) | Устройство для ввода и вывода дискретных сигналов | |
SU1149255A1 (ru) | Устройство дл управлени многоканальной измерительной системой | |
SU1200343A1 (ru) | Запоминающее устройство дл телеграфного аппарата | |
SU1753482A1 (ru) | Многоканальное устройство дл сбора, обработки и выдачи информации | |
SU1104498A1 (ru) | Устройство дл сопр жени | |
SU1695314A1 (ru) | Устройство дл ввода информации | |
SU1140172A1 (ru) | Логическое запоминающее устройство | |
SU1383374A1 (ru) | Устройство дл контрол интерфейса ввода-вывода | |
SU1144103A1 (ru) | Устройство дл упор дочивани чисел | |
SU1387006A1 (ru) | Коммутационное устройство | |
SU1001174A1 (ru) | Запоминающее устройство с самоконтролем | |
SU1545224A1 (ru) | Устройство дл сопр жени ЭВМ с абонентом | |
SU1589288A1 (ru) | Устройство дл выполнени логических операций | |
RU1798788C (ru) | Устройство дл сопр жени процессора с пам тью |