SU1739325A1

SU1739325A1 - Способ контрол КМОП интегральных схем статических ОЗУ и устройство дл его осуществлени

Info

Publication number: SU1739325A1
Application number: SU904829582A
Authority: SU
Inventors: Михаил Григорьевич Картамышев; Вячеслав Иванович Кленов; Андрей Михайлович Котов; Юрий Львович Нуров; Василий Егорович Сидоренков
Original assignee: Научно-Исследовательский Институт Приборостроения
Priority date: 1990-04-05
Filing date: 1990-04-05
Publication date: 1992-06-07

Abstract

Изобретение может быть использовано дл контрол КМОП интегральных схем (ИС) статических ОЗУ. Цель изобретени -сокращение времени контрол . Устройство дл осуществлени способа содержит блок 1 питани , генератор 2 тестовых воздействий, блок 3 анализа, датчик 4 тока, блок 5 пам ти, блок 6 инвертировани , блок 7 управлени , контролируемую ИС 8. На контролируемую ИС 8 подают с блока 1 питани напр жение питани , монотонно нарастающее от нул до номинального значени . Врем нарастани устанавливают большим, чем врем перезар да затворных и барьерных емкостей транзисторов ИС. По окончании нарастани напр жени с помощью датчика 4 тока и блока 3 анализа измер ют информативный параметр (ток утечки ИС в режиме хранени ). Дл каждой чейки пам ти ИС 8 провод т считывание информации в блок 5 пам ти, ее инвертирование в блоке 6 инвертировани и запись в ту же чейку пам ти, повтор ют измерение информативного параметра , по результатам сравнени измеренных значений информативного параметра в блоке 3 анализа суд т о годности ИС. 2 с. и 2 з.п. ф-лы, 2 ил. сл с

Description

Вход 2 fr Ј3ход 3

Claims

Ф о р м у л а и з о б р е те н и я

1. Способ контроля КМОП интегральных схем статических ОЗУ, включающий подачу на контролируемую интегральную схему напряжения питания, измерения информативного параметра и оценку годности интегральной схемы по измеренным значениям информативного параметра, отличающийся тем, что, с целью сокращения времени контроля, на интегральную схему подают напряжение питания, монотонно нарастающее от нуля до номинального значения, при этом время нарастания напряжения питания устанавливают большим, чем время перезаряда затворных и барьерных емкостей транзисторов интегральной схемы, по достижении напряжением питания номинального значения измеряют информативный параметр, проводят для каждой ячейки памяти интегральной схемы считывание информации, инвертирование считанной информации и запись инвертированной информации в ту же ячейку памяти, повторяют измерение информативного параметра и по результатам сравнения измеренных значений информативного параметра судят о годности интегральной схемы.
2. Способ по п.1,отличающийся тем, что в качестве информативного параметра используют ток утечки интегральной схемы в режиме хранения.
3. Устройство для контроля КМОП интегральных схем статических ОЗУ, содержащее блок питания, генератор тестовых воздействий, блок анализа и датчик тока, первые клеммы для подключения контролируемой интегральной схемы, соединенные с выходами генератора тестовых воздействий, вторую и третью клеммы для подключения контролируемой интегральной схемы, соединенные соответственно с выходом блока питания и объединенными первыми входами датчика тока и блока анализа, вто рой вход датчика тока соединен с общей шиной устройства, отличающееся тем, что в него введены бйок памяти, блок инвертирования, четвертые и пятые клеммы для подключения контролируемой интегральной схемы, блок управления, первый, второй, третий и четвертый выходы которого соединены соответственно с вторым входом блока анализа, входом блока питания, входом генератора тестовых воздействий и третьим входом блока анализа, выходы генератора тестовых воздействий соединены с управляющими входами блока памяти, выходы которого через блок инвертирования соединены с четвертыми клеммами для подключения контролируемой ИС, информационные входы блока памяти соединены с пятыми клеммами для подключения контролируемой интегральной схемы.
4. Устройство по п.З, отличающеес я тем, что блок анализа содержит усилитель, аналого-цифровой преобразователь, триггер, элемент И, двоичный счетчик, генератор тактовых импульсов, элемент ИЛИ, реверсивный счетчик и индикатор, подключенный к выходам реверсивного счетчика, первый и второй входы которого подключены соответственно к первому и второму входам элемента ИЛИ и являются вторым и третьим входами блока анализа, третий вход реверсивного счетчика соединен с выходом элемента И и первым входом двоичного счетчика, второй вход которого соединен с выходом аналого-цифрового преобразователя, первый вход которого через усилитель подключен к первому входу блока анализа, выход двоичного' счетчика соединен с первым входом триггера, второй вход которого соединен с вторым входом аналого-цифрового преобразователя и выходом элемента ИЛИ, первый и второй входы элемента И подключены соответственно к выходам триггера и генератора тактовых импульсов.

Вход I

Фиг.2