SU1739325A1 - Способ контрол КМОП интегральных схем статических ОЗУ и устройство дл его осуществлени - Google Patents
Способ контрол КМОП интегральных схем статических ОЗУ и устройство дл его осуществлени Download PDFInfo
- Publication number
- SU1739325A1 SU1739325A1 SU904829582A SU4829582A SU1739325A1 SU 1739325 A1 SU1739325 A1 SU 1739325A1 SU 904829582 A SU904829582 A SU 904829582A SU 4829582 A SU4829582 A SU 4829582A SU 1739325 A1 SU1739325 A1 SU 1739325A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- integrated circuit
- analysis unit
- inputs
- informative parameter
- Prior art date
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
Изобретение может быть использовано дл контрол КМОП интегральных схем (ИС) статических ОЗУ. Цель изобретени -сокращение времени контрол . Устройство дл осуществлени способа содержит блок 1 питани , генератор 2 тестовых воздействий, блок 3 анализа, датчик 4 тока, блок 5 пам ти, блок 6 инвертировани , блок 7 управлени , контролируемую ИС 8. На контролируемую ИС 8 подают с блока 1 питани напр жение питани , монотонно нарастающее от нул до номинального значени . Врем нарастани устанавливают большим, чем врем перезар да затворных и барьерных емкостей транзисторов ИС. По окончании нарастани напр жени с помощью датчика 4 тока и блока 3 анализа измер ют информативный параметр (ток утечки ИС в режиме хранени ). Дл каждой чейки пам ти ИС 8 провод т считывание информации в блок 5 пам ти, ее инвертирование в блоке 6 инвертировани и запись в ту же чейку пам ти, повтор ют измерение информативного параметра , по результатам сравнени измеренных значений информативного параметра в блоке 3 анализа суд т о годности ИС. 2 с. и 2 з.п. ф-лы, 2 ил. сл с
Description
Вход 2 fr Ј3ход 3
Claims (4)
- Ф о р м у л а и з о б р е те н и я1. Способ контроля КМОП интегральных схем статических ОЗУ, включающий подачу на контролируемую интегральную схему напряжения питания, измерения информативного параметра и оценку годности интегральной схемы по измеренным значениям информативного параметра, отличающийся тем, что, с целью сокращения времени контроля, на интегральную схему подают напряжение питания, монотонно нарастающее от нуля до номинального значения, при этом время нарастания напряжения питания устанавливают большим, чем время перезаряда затворных и барьерных емкостей транзисторов интегральной схемы, по достижении напряжением питания номинального значения измеряют информативный параметр, проводят для каждой ячейки памяти интегральной схемы считывание информации, инвертирование считанной информации и запись инвертированной информации в ту же ячейку памяти, повторяют измерение информативного параметра и по результатам сравнения измеренных значений информативного параметра судят о годности интегральной схемы.
- 2. Способ по п.1,отличающийся тем, что в качестве информативного параметра используют ток утечки интегральной схемы в режиме хранения.
- 3. Устройство для контроля КМОП интегральных схем статических ОЗУ, содержащее блок питания, генератор тестовых воздействий, блок анализа и датчик тока, первые клеммы для подключения контролируемой интегральной схемы, соединенные с выходами генератора тестовых воздействий, вторую и третью клеммы для подключения контролируемой интегральной схемы, соединенные соответственно с выходом блока питания и объединенными первыми входами датчика тока и блока анализа, вто рой вход датчика тока соединен с общей шиной устройства, отличающееся тем, что в него введены бйок памяти, блок инвертирования, четвертые и пятые клеммы для подключения контролируемой интегральной схемы, блок управления, первый, второй, третий и четвертый выходы которого соединены соответственно с вторым входом блока анализа, входом блока питания, входом генератора тестовых воздействий и третьим входом блока анализа, выходы генератора тестовых воздействий соединены с управляющими входами блока памяти, выходы которого через блок инвертирования соединены с четвертыми клеммами для подключения контролируемой ИС, информационные входы блока памяти соединены с пятыми клеммами для подключения контролируемой интегральной схемы.
- 4. Устройство по п.З, отличающеес я тем, что блок анализа содержит усилитель, аналого-цифровой преобразователь, триггер, элемент И, двоичный счетчик, генератор тактовых импульсов, элемент ИЛИ, реверсивный счетчик и индикатор, подключенный к выходам реверсивного счетчика, первый и второй входы которого подключены соответственно к первому и второму входам элемента ИЛИ и являются вторым и третьим входами блока анализа, третий вход реверсивного счетчика соединен с выходом элемента И и первым входом двоичного счетчика, второй вход которого соединен с выходом аналого-цифрового преобразователя, первый вход которого через усилитель подключен к первому входу блока анализа, выход двоичного' счетчика соединен с первым входом триггера, второй вход которого соединен с вторым входом аналого-цифрового преобразователя и выходом элемента ИЛИ, первый и второй входы элемента И подключены соответственно к выходам триггера и генератора тактовых импульсов.Вход IФиг.2
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU904829582A SU1739325A1 (ru) | 1990-04-05 | 1990-04-05 | Способ контрол КМОП интегральных схем статических ОЗУ и устройство дл его осуществлени |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU904829582A SU1739325A1 (ru) | 1990-04-05 | 1990-04-05 | Способ контрол КМОП интегральных схем статических ОЗУ и устройство дл его осуществлени |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1739325A1 true SU1739325A1 (ru) | 1992-06-07 |
Family
ID=21516606
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU904829582A SU1739325A1 (ru) | 1990-04-05 | 1990-04-05 | Способ контрол КМОП интегральных схем статических ОЗУ и устройство дл его осуществлени |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1739325A1 (ru) |
-
1990
- 1990-04-05 SU SU904829582A patent/SU1739325A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 840770, кл. G 01 R 31/28, 1978. Авторское свидетельство СССР № 1228052, кл. G 01 R 31/28, 1984. Приборы и системы управлени , № 8, 1987, с.31-32. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5914605A (en) | Electronic battery tester | |
US5757192A (en) | Method and apparatus for detecting a bad cell in a storage battery | |
US6163156A (en) | Electrical connection for electronic battery tester | |
US6456045B1 (en) | Integrated conductance and load test based electronic battery tester | |
US6304087B1 (en) | Apparatus for calibrating electronic battery tester | |
KR100198617B1 (ko) | 모오스 캐패시터의 누설전압감지회로 | |
US20020175687A1 (en) | Electronic Battery tester | |
JP3139553B2 (ja) | Ic試験装置 | |
SU1739325A1 (ru) | Способ контрол КМОП интегральных схем статических ОЗУ и устройство дл его осуществлени | |
JP4042069B2 (ja) | 積分入力型入力回路およびそのテスト方法 | |
JPH0611510Y2 (ja) | 電圧印加電流測定装置 | |
JP2654808B2 (ja) | Ic試験装置 | |
JPS6217666A (ja) | 電圧印加電流測定装置 | |
KR970048597A (ko) | 밧데리 내부저항 측정장치 및 방법 | |
RU2174692C1 (ru) | Устройство для измерения теплового сопротивления переход-корпус цифровых интегральных микросхем | |
JPH08226942A (ja) | 試験用プローブピンの接触不良判断方法およびインサーキットテスタ | |
KR0170349B1 (ko) | 기능 벡터를 이용한 고속 전류 측정회로 | |
JP4909192B2 (ja) | コンデンサ容量測定装置 | |
SU892362A1 (ru) | Устройство дл контрол полупроводниковых приборов | |
SU1026094A1 (ru) | Способ динамического контрол надежности полупроводниковых приборов (его варианты) | |
JPH0714924Y2 (ja) | 放電電源回路付きインサーキットテスタ並びに測定、放電兼用電源回路付きインサーキットテスタ | |
SU1568117A1 (ru) | Способ измерения сопротивления короткого замыкания химического источника тока | |
JP3045664B2 (ja) | 電気伝導率測定装置 | |
JPH0722994Y2 (ja) | 交流通電時間検出回路 | |
JPS574560A (en) | Testing method of mos integrated circuit |