SU1714609A1 - Устройство дл формировани теста блока оперативной пам ти - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  контрол  ОЗУ. Цель изобретени  - повышег ниё достоверности контрол  за счет увеличени  количества переборов адресных цепей при считывании. Устройство содержит триггеры 1, 2. счетчики 3, 4. злемент ИЛИ- НЕ 5, счетчик 6 по модулю К, блок 7 суммировани , коммутатор] 8, регистры 9, 10. злемент ИЛИ 11. группу злёментов НЕ 12. элемент И 13, мультиплексор 14, пр мой и инверсный входы 15, 16 синхронизации, контролируемое ОЗУ 17. Информаци  считываетс  из адресов не подр д, последовательный перебор производитс  только дл  половины адресов, после каждого адреса считываетс  информаци  из адреса, полученного инверсией всех разр дов данного адреса. Изменение пор дка усугубл ет помехи, и инверси  всех разр дов каждого адреса ставит цепи выбора адреса в наиболее т желые услови . 5 ил.

Description

J

О

о о

Изобретение относитс  к вычислительной технике и может быть использовано дл  контрол  оперативных запоминающих устройств .

Целью изобретени   вл етс  повышение достоверности контрол  за счет увеличени  количества переборов адресных цепей при считывании.

На фиг. 1 представлена схема устройства дл  формировани  теста блока оперативной пам ти; на фиг.2 - схема счетчика по модулю К; на фиг.З - схема блока суммировани ; на фиг.4 - схема коммутатора; на фиг.5 - временна  диаграмма формировани  адреса считывани .

Устройство содержит первый 1 и второй 2 триггеры, первый 3 и второй 4 счетчики, элемент ИЛИ-НЕ 5, счетчик 6 по модулю К, блок7суммировани , коммутаторе, первый 9 и второй 10 регистры, элемент МЛИ 11, группу элементов НЕ 12, элемент И 13, мультиплексор 14, пр мой вход 15 синхронизации устройства, инверсный вход 16 синхронизации устройства и блок 17 пам ти ..

Счетчик б по модулю К (фиг,2) содержит счетчик 18, блок 19 сравнени , элемент И 20 и триггер 21,

Блок 7 суммировани  (фиг.З) содержит регистр 22, сумматор 23. первую группу элементов И 24, вторую группу элементов И 25, группу элементов ИЛИ 26. регистр 27, эле, мент НЕ 28,1К-триггер 29 и элемент И 30.

Коммутатор 8 содержит первую 31 и вторую.32 группы элементов И, группу 33 элементов ИЛИ и триггер 34.

Устройство работает следующим образом .

Тригтеры 1 и 2, счетчики 3 и 4, блок 7 и коммутатор 8 установлены в состо ние О. В регистр 10 занесено число К - количество групп. На выходе блока 7 установлен нулевой адрес. На выходах счетчика 4 и элемента ИЛИ-ИЕ Б устанавливаютс  нули. Триггеры 1 и 2. счетчики 3. 4 и 6 по сигналу 1 на счетном входе, а также блок 7 и-коммутатор 8 переключаютс  по спаду этого сигнала.

В первом цикле работы происходит запись и считывание О по всему массиву блока 17 пам ти.

Под воздействием сигналов с входов 15 и 16 бпок 7 перебирает все адреса в блоке 17 пам ти, первый адрес которого равен нулю. По окончании п-го такта по сигналу переноса блока 7 счетчик 4 переключаетс , переключаетс  также триггер 1 в состо ние 1. разрешающий занесе.ние начального адреса со-счетчика 6 в блок 7, открывающий элемент И 13 и задающий считывание .в

блоке 17. Работа блока 7 запрещена, разрешена работа первого и второго каналов мультиплексора 14. Следующие 2п тактов переборов адресов осуществл ет счетчик 3. который перебирает последовательно, и на каждый выбранный адрес считываетс  информаци  из инверсного адреса. Переключение адресов осуществл ет триггер 2 по сигналу, приход щему через элемент И 13 на управл ющий вход мультиплексора 14.

Второй цикл: заг1ись всех кодовых комбинаций по каждой группе адресов и считывание по указанному алгоритму после записи каждой кодовой комбинации. При этом по группе адресов, которые формирует блок 7 суммировани , записываетс  кодова  комбинаци  0...01, поступающа  со счетчика 4.

По спаду сигнала переноса с блока 7 суммировани  переключаетс  в следующее состо ние 0...010 счетчик 4, триггер 1 переключаетс  в состо ние 1, с инверсного выхода триггера 1 на второй управл ющий вход мультиплексора 14 поступает сигнал О, а с пр мого выхода триггера 1на второй вход элемента И 13 - сигнал 1.

В последующие такты происход т занесение начального адреса группы со счетчика

6по модулю К в блок 7 суммировани  и считывание информации по всем адресам в пор дке возрастани , но с инверсией каждого адреса. Затем происходит запись новой кодовой комбинации 0...010 по той же группе адресов, а по окончании записи триггер 1 вновь переключаетс ,в состо ние 1, и снова устанавливаетс  режим Считывание информации по указанному алгоритму.

После записи кодовой комбинации 11... 11 счетчик 4 переключаетс  в состо  ние 0...00 и на выходе элемента ИЛИ-НЕ 5 по вл етс  1. После записи кодовой комбинации 0...00 счетчик 4 переключаетс  в состо ние 0...01 и на выходе элемента ИЛИНЕ 5 устанавливаетс  О. По заднему фронту сигнала 1 с элемента ИЛИ-НЕ 5 прибавл етс  единица в счетчик 6 по модулю К, и при считывании информации в блок

7суммировани  заноситс  начальный адрес следующей группы.

Аналогично производ тс  запись всех кодовых комбинаций по другим группам и считывание информации по указанному алгоритму после записи каждой кодовой комбинации .

Выходное значение счетчика 6 по модулю К все врем  сравниваетс  с величиной К, подаваемой на информационные входы счетчика 6 с регистра 10. Когда значение на выходе счетчика 6 по модулю К становитс  равно К и по вл етс  1 в старшем разр де

счетчика 3, производитс  сброс счетчика б сигналами с инверсного входа 16 синхронизации . После этого в блок 7 суммировани  по сигналам с входа 15 заноситс  начальный адрес первой группы, и второй цикл повтор етс .

Счетчик б по модулю К (фиг.2) работает следующим образом.

Пбред началом работы делаетс  установка в состо ние О счетчика 18. При этом на выходе блока 19 сравнени  и элемента И 20 устанавливаетс  сигнал О, а на инверсном выходе триггера 21 - сигнал 1. По спаду сигнала 1, приход щему на счетный вход счетчика 18, его содержимое увеличиваетс  на единицу. Когда содержимое счетчика 18 становитс  равным числу К, поступающему на вторые входы блока 19 сравнени , на выходе последнего устанавливаетс  сигнал 1, поступающий на второй вход элемента И 20. После по влени  на первом входе элемента И 20 сигнала 1 по заднему фронту единичного сигнала, приход щего на синхровход триггера 21, он переключаетс  в состо ние 1 и на его инверсном выходе устанавливаетс  сигнал О, который сбрасывает счетчик 18.

Блок 7 суммировани  (фиг.З) работает следующим образом.

Перед началом работы делаетс  сброс регистров 22 и 27, на вход управлени  занесением блока 7 суммировани  подаётс  сигнал О, на вход управлени  суммированием блока 7 суммировани  - сигнал 1. Таким образом, выходы сумматора 23 через вторую группу элементов И 25, группу элементов ИЛИ 26 подключены к регистру 27, в котором находитс  нулевой адрес. По спаду инверсного сигнала обращени , поступающему на вход управлени , параллельным занесением информации в регистр 22, информаци  с регистра 27 заноситс  в регистр 22. Содержимое регистра 22 и информаци  с выхода коммутатора 8 складываютс  в сумматоре 23, и по спаду сигнала обращени , поступающего на вход управлени  параллельным занесением информации, сумма заноситс  в регистр 27. Если не возникает сигнала переноса при сложении в сумматоре 23, то по спаду сигнала обращени  на инверсном выходе триггера 29 устанавливаетс  сигнал 1. Этот сигнал поступает на второй вход элемента И 30, на первый вход которого подаетс  сигнал с входа управлени  суммированием блока 7 суммировани . При этом на выходе переноса блока 7 суммировани  устанавливаетс  сигнал Г.

Если при сложении в сумматоре 23 возникает сигнал переноса, то по спаду сигнала обращени  триггер 29 устанавливаетс  в состо ние 1 и на его инверсном выходе устанавливаетс  сигнал О. По спаду сигнала с инверсного выхода триггера 29 переключаетс  в состо ние 1 триггер 1. При этом на входе управлени  занесением блока 7 суммировани  устанавливаетс  1, а на входе управлени  суммированием блока 7 суммировани  - О. Таким образом, к информационным входам регистра 27 подключены выходы счетчика 6 по модулю К через первую группу элементов И 24 и группу элементов ИЛИ 26. По спаду сигнала обращени  в регистр 27 заноситс  начальное значение, поданное на информационные входы первой группы блока 7 суммировани . Сигнал О с входа управлени  суммировани  блока 7 суммировани  блокирует элемент И 30, и на выходе переноса блока 7 суммировани  по вл етс  сигнал,О.

Коммутатор 8 (фиг.4) работает следующим образом,

Перед началом работы триггер 34 устанавливают в состо ние О, а на его инверсном выходе устанавливаетс  1, При этом на выходе коммутатора 8 проходит информаци , поступающа  на его первые входы. По спаду единичного сигнала, поступающего на управл ющий вход коммутатора 8, триггер 34 переключаетс  в состо ние 1, на его инверсном выходе устанавливаетс  О, и информаци , поступающа  на вторые входы коммутатора 8, проходит на его выход . Элементы НЕ 12 позвол ют изменить алгоритм выбора адреса при считывании, После каждого выбранного адреса считываетс  информаци  из адреса, .полученного инверсией всех разр дов данного. Инверси  всех разр дов каждого адреса ставит цепи выбора адреса в наиболее т желые услови , так как различные помехи, наводки ,сбои св заны с количеством цепей, в которых одновременно происходит переключение , поэтому с по влением еще одного источника адресации (элементы НЕ 12) возрастает нздежность контрол  засчет увеличени  количества переключений адресных цепей испытываемого ОЗУ в едини цу времени при считывании по сравнению с другими групповыми тестами, рассматриваемыми в известном устройстве.

Счетный триггер 2 вли ет на изменение формировани  теста следующим образом. Сигнал со счетного триггера 2 через элемент И 13 поступает на первый управл ющий вход мультиплексора 14. При переключении триггера 2 осуществл етс  переключение , первого и второго каналов мультиплексора 14, т.е. на провер емое ОЗУ с мультиплексора 14 поступает пр мой адрес(со счетчика 3)или инверсный адрес (с элементов НЕ 12).

Таким образом, сигнал со счетного триггера 2 осуществл ет переключение адресов (пр мого или инверсного) считывани  провер емого ОЗУ.

По спаду единичного сигнала с триггера 2 переключаетс  счетчик 3, т.е. адрес, хран щийс  в счетчике 3, увеличиваетс  на единицу .

В регистр 9 (10) заноситс  приращение адреса, при суммировании которого с предыдущим адресом, хран щимс  в блоке 7 суммировани  образуетс  насто щий адрес , по которому записываетс  информаци  в провер емое ОЗУ, В регистре 9 находитс  приращение адреса, необходимое дл  получени  адресов в первом цикле работы устройства . Так как адреса в первом цикле перебираютс  последовательно, то в регистре .9 хранитс  единица.

В регистр 10 заноситс  приращение здреса , необходимое дл  получени  адресов во втором цикле, когда идет запись по группе адресов, поэтому в регистр 10 заноситс  число К (количество групп). В каждую группу вход т адреса, равные по модулю К.

В счетчике 6 по модулю К хранитс  начальный адрес группы, т.е. начальный адрес , к которому надо прибавл ть числа К, 2К, ЗК и так далее, чтобы получить адреса данной группы. Сначала в счетчике б по модулю К находитс  О. После записи всех кодовых комбинаций по адресам одной группы содержимое счетчика б по модулю К увеличи-. ваетс  на единицу.

Когда значение на выходе счетчика 6 по модулю К становитс  равно К и по вл етс  1, в старшем разр де счетчика 3 производитс  сброс счетчика 6. т,е. в счетчике 6 по

модулю,К хранитс  значение О, 1, 2 К-1,

0,1,2К-1 и т.д.

Claims (1)

1. Формула изобретени  - Устройство дл  формировани  теста блока оперативной пам ти, содержащее первый счетчик, выход старшего разр да которого соединен с входом счетчика по модулю К (где К - число групп тестовых наборов ), с управл ющим входом коммутатора и с первым входом элемента ИЛИ, выход которого подключен к счетному входу первого триггера, пр мой выход которого  вл етс  выходом устройства дл  подключени  к входу управлени  считыванием тестируемого блока оперативной пам ти, инверсный выход первого триггера  вл етс  выходом устройства дл  подключени  к входу управлени  записью тестируемого блока

   оперативной пам ти, второй счетчик, разр дные выходы которого подключены к группе входов элемента ИЛИ-НЕ и  вл ютс  выходами устройства дл  подключени  к

   информационным входам тестируемой оперативной пам ти, вход элемента ИЛИ-НЕ соединен с выходом коммутатора, перва  и втора  группы информационных входов которого подключены к выходам первого и

   второго регистров, группа выходов коммутатора подключена кинформационным входам первой группы блока суммировани , счетчик по модулю К, информационные входы которого соединены с выходами второго

   регистра, синхровход счетчика по модулю К  вл етс  инверсным входом синхронизации устройства и соединен с инверсным синхровходом блока суммировани ,, счетный вход счетчика по модулю К подключен к выходу элемента ИЛИ-НЕ, а разр дные выходы счетчика по модулю К - к информационным входам второй группы блока суммировани , пр мой синхровход которого  вл етс  пр мым входом синхронизации устройства, входы управлени  занесением и суммированием блока суммировани  подключены соответственно к пр мому и инверсному выходам первого триггера, выход переноса блока суммировани  соединен со счетным входом второго счетчика и первым входом элемента ИЛИ, отличающеес  тем, что, с целью повышени  достоверности контрол  путем увеличени  количества переборов адресных

   цепей при считывании, в yqтpoйcтвo введены элемент И, второй триггер, мультиплексор , группа элементов НЕ, причем счетный вход второго триггера соединен с пр мым входом синхронизации устройства, пр мой

   выход второго триггера - с первым входом элемента И и счетным входом первого счетчика , разр дные выходы которого соединены с входами элементов НЕ группы .и первыми информационными входами мультиплексорг , выходы элементов НЕ группы с вторыми информационными входами мультиплексора, выходы блока суммировани  подключены к третьим информационным входам мультиплексора, выходы

   которого  вл ютс  адресными выходами устройства дл  подключени  к адресным.входам тестируемого блока пам ти, пр мой выход первого триггера соединен с вторым входом элемента И, выход которого подключей к первому управл ющему входу мультиплексора , второй управл ющий вход которого соединен с инверсным выходом первого триггера.

   .з

   Фиг.4

   J J

   М

   «

   1 «о 5

   V)

   «|

   Ч