SU1725222A1 - Устройство дл стохастического контрол микропроцессорных цифровых блоков - Google Patents

Abstract

Изобретение относитс  к цифровой вычислительной технике и может использоватьс  дл  автоматизированного контрол  блоков ЦВМ, содержащих микропроцессорные БИС. Цель изобретени  - расширение функциональных возможностей устройства за счет считывани  динамической сигнатуры и формировани  воздействий, отличающихс  по временным характеристикам, по отдельно выбранным каналам. Устройство содержит 1 блоков 1 формировани  воздействий и приема результатов (I п + к + р, п - разр дность командной шины OK, p - число синхронизирующих входов О К), входной ре

Description

I-1 3-й строб записи t

гистр 2, формирователь 3 псевдослучайной последовательности, I блоков 4 одределе- ни  входов-выходов, первый дешифратор 5, регистр 6 задани  режима работы, I элементов 7 задержки, блок 8 индикации, второй дешифратор 9, регистр 10 задани  вида синхронизации , I мультиплексоров 11, регистр 12 задани  входов синхронизации, блок 13 элементов И, блок 14 задани  исходных данных и подключено к ОК 15.1 блоков 1 формировани  воздействий и приема результатов предназначены дл  реализации следующих функций: 1) генерации циклических воздействий на k-разр дную шину ОК, 2) генерации последовательности на шину данных ОК, 3) формировани  сигнатур с выходов ОК, 4) генерации синхроимпульсов на р-входы синхронизации ОК. Сформированные сигнатуры индицируютс  блоком 8 индикации. 12 ил.

Изобретение относитс  цифровой вычислительной технике и может использоватьс  дл  автоматизированного контрол  блоков ЦВМ, содержащих микропроцессорные БИС.

Известно устройство дл  контрол  микропроцессорных цифровых блоков, содержащее блок управлени , 21 формирователей остатка (где I - разр дность двунаправленной шины данных контролируемого цифрового блока), I сумматоров по модулю два, k кольцевых сдвиговых регистров (где k - разр дность командной шины контролируемого цифрового блока), дешифратор, регистр, элемент задержки, I повторителей с трем  состо ни ми, блок индикации, причем первый выход блока управлени  соединен с входами записи с первого по k-й кольцевых сдвиговых регистров, вход начальной установки устройства подключен к входам сброса с первого по 21-й формирователей остатка, к входу сброса регистра, к входу начальной установки блока управлени  и к входам сброса с первого по k-й кольцевых сдвиговых регистра, второй выход блока управлени  соединен с входами синхронизации с первого по 21-й формирователей остатка, с входами синхронизации с первого по k-й кольцевых сдвиговых регистров и через элемент задержки с выходом устройства дл  подключени  к синхровходу контролируемого блока, выходы с первого по (Ы)-й формирователей остатка соединены с информационными входами соответственно с второго по 1-й формирователей остатка и с первыми входами соответственно с первого по (1-1) сумматоров по модулю два, выход 1-го формировател  остатка соединен с первым входом 1-го сумматора по модулю два, вход кода номера кольцевого регистра устройства подключен к информационному входу дешифратора, группа выходов которого соединена с группой разр дных входов синхронизации регистра, информационный вход которого  вл етс  информационным

входом устройства, выходы разр дов регистра соединены с информационными входами с первого по k-й кольцевых сдвиговых регистров, выходы которых образуют выход

устройства дл  подключени  к входу команд контролируемого блока, выходы с первого по 1-й сумматоров по модулю два соединены с информационными входами соответственно с (1+1)-го по формирователей остатка,

первый и второй входы логических условий блока управлени   вл ютс  соответственно входами кода длины команды и кода числа испытаний устройства, первый, второй и третий входы синхронизации блока управлени   вл ютс  соответственно первым, вторым и третьим синхровходами устройства , третий выход блока управлени   вл етс  выходом готовности устройства, группа входов-выходов устройства дл  подключени  к

входам-выходам данных контролируемого блока подключена к выходам соответственно с первого по 1-й повторителей с третм  состо ни ми-и к вторым входам соответственно с первого по 1-й сумматоров по модулю два, выходы с (1 + 1)-го по 21-й формирователей остатка соединены с информационными входами соответственно с первого по 1-й повторителей с трем  состо ни ми , входы направлени  передачи которых подключены к входу направлени  передачи устройства, группы выходов с (1+1)-го по 21-й формирователей остатка соединены с группой входов блока индикации, вход синхронизации дешифратора подключен к входу записи, первый и второй входы константы блока управлени  подключены к входам соответственно нулевого и единичного потенциалов устройства, причем блок управлени  содержит два буферных регистра , два счетчика, два дешифратора, два формировател  импульсов, три триггера, элемент задержки, три элемента НЕ, три элемента И, элемент ИЛИ-НЕ, элемент ИЛИ и генератор тактов, причем вход начальной установки блока управлени  подключей к входам сброса первого и второго буферных регистров и к входу первого элемента НЕ, выход которого соединен с входами сброса первого и второго счетчиков, первый вход синхронизации блока управлени  подключен к счетному входу первого счетчика, информационный вход которого соединен с выходом первого буферного регистра, информационный вход котрого  вл етс  первым входом логических условий блока управлени , второй вход синхронизации блока управлени  подключен к синхровходу первого буферного регистра и через элемент задержки к первому входу первого элемента И, выход которого соединен с входом записи первого счетчика, выход которого соединен с информационным входом первого дешифратора , выход которого через второй элемент НЕ соединен с синхровходом первого триггера и первым входом элемента ИЛИ-НЕ, выход которого соединен с входом первого формировател  импульсов и  вл етс  вторым выходом блока управлени , информационный вход второго буферного регистра  вл етс  вторым входом логических условий блока управлени , третий вход синхронизации блока управлени  подключен к синхровходу второго буферного регистра, выход которого соединен с информационным входом второго счетчика , выход которого соединен с информационным входом второго дешифратора, выход которого через третий элемент НЕ соединен с вторым входом элемента ИЛИ- НЕ, с J, К- и S-входами первого триггера и с S-входами второго и третьего триггеров, выход генератора тактов соединен с первыми входами второго и третьего элементов И, выход первого формировател  импульсов соединен с входом второго формировател  импульсов, с первым входом элемента ИЛИ и синхровходом второго триггера, инверсный выход которого соединен с вторым входом второго элемента И, выход которого соединен с синхровходом третьего триггера, инверсный выход которого соединен с вторым входом третьего элемента И, выход которого соединен со счетным входом второго счетчика и с вторым входом элемента ИЛИ, выход которого  вл етс  первым выходом блока управлени , выход второго формировател  импульсов соединен с входом записи второго счетчика и с вторым входом первого элемента И, выход первого триггера  в- л етс  третьим выходом блока управлени , J-вход третьего триггера подключен к первому входу константы блока управлени , второй вход константы блока

управлени  подключен к J- и К-входам второго триггера и к К-входу третьего триггера. Недостатком данного устройства  вл етс  наличие отличающихс  по структуре и

функци м блока дл  генерации потоков команд и данных, а также жесткой св зи известного устройства с микропроцессорным цифровым блоком - объектом контрол  (ОК). Такое разделение функций приводит к до0 полнительным временным затратам на коммутацию входных сигналов при смене типа провер емого устройства, либо при изменении функции входных линий в ОК. Кроме того, при работе формирователей остатка

5 известного устройства на двунаправленную шину ОК необходим предварительный анализ входных потоков команд дл  определени  направлени  передачи информации по шине ОК, что приводит также к увеличению

0 времени контрол , в случае же отсутстви  информации о системе команд ОК, контроль последних вообще невозможен.

Наиболее близким по технической сущности к предлагаемому  вл етс  устройство

5 дл  стохастического контрол  микропроцессорных цифровых блоков, содержащее блок задани  исходных данных, дешифратор , входной регистр, формирователь псевдослучайной последовательности, блок

0 индикации, регистр задани  режима работы , I блоков формировани  воздействий и приема результатов (I n + k, n - разр дность двунаправленной шины данных ОК, k - разр дность командной шины ОК), I бло5 ков определени  входов-выходов, два элемента задержки, причем группа информационных входов дешифратора соединена с группой адресных выходов блока задани  исходных данных, строб адреса ко0 торого соединен со стробирующим входом дешифратора, группа выходов которого соединена с группой синхронизирующих входов входного регистра, информационный вход которого соединен с информаци5 онным выходом блока задани  исходных данных, выход начальной установки которого соединен с входами начальной установки входного регистра, формировател  псевдослучайной последовательности I бло0 ков формировани  воздействий и приема результатов и I блоков определени  входов- выходов, i-й выход входного регистра соединен с i-м информационным входом регистра задани  режима работы и с первым инфор5 мационным входом i-ro блока формировани  воздействий и приема результатов, где

1 1,2I, вход задани  режима работы i-ro

блока формировани  входных воздействий и приема результатов соединен с i-м выходом регистра задани  режима работы, вход

Записи которого  вл етс  первым выходом строба записи блока задани  исходных данных, выход синхронизации которого соединен с входом синхронизации формировател  псевдослучайной последовательности , с входами первого и второго элементов задержки и с входом синхронизации I блоков формировани  воздействий и приема результатов, входы строба записи которых объединены и подключены к второму выходу строба записи блока задани  исходных данных, входы псевдослучайной последовательности блоков формировани  воздействий и приема результатов объединены и подключены к выходу формировател  псевдослучайной последовательности, входы синхронизации блоков определени  входов-выходов объединены и подключены к выходу второго элемента задержки, выход 1-го блока формировани  воздействий и приема результатов соединен с информационным входом 1-го блока определени  входов-выходов , вход-выход которого соединен с вторым информационным входом 1-го блока формировани  воздействий и приема результатов и  вл етс  i-м входом-выходом группы информационных входов-выходов устройства дл  подключени  к контролируемому блоку, выход первого элемента задержки  вл етс  выходом синхронизации устройства дл  подключени  к соответствующему входу контролируемого блока, группа информационных выходов 1-го блока формировани  воздействий и приема результатов соединена с 1-й группой входов блока индикации.

Недостатком известного устройства  вл етс  невозможность динамического изменени  режимов синхронизации процессов формировани  воздействий и сн ти  реакций по произвольно выбранным каналам. Это приводит к необходимости применени  ручных операций коммутации и дополнительной аппаратуры формировани  сигналов синхронизации контролируемого блока, а также не позвол ет считывать динамическую сигнатуру.

Цель изобретени  - расширение функциональных возможностей устройства путем считывани  динамической сигнатуры и формировани  воздействий, отличающихс  по временным характеристикам, по отдельно выбранным каналам.

Поставленна  цель достигаетс  тем, что в устройство дл  стохастического контрол  микропроцессорных цифровых блоков, содержащее блок задани  исходных данных, первый дешифратор, входной регистр, формирователь псевдослучайной последовательности , регистр задани  режима работы, I блоков формировани  воздействий и приема результатов (I п + к + р, п - разр дность двунаправленной шины данных ОК, к- разр дность командной шины ОК, р - число синхронизирующих входов ОК), I блоков определени  входов-выходов, блок индикации , два .элемента задержки, причем информационный вход первого дешифрато0 ра соединен с первым выходом кода адреса блока задани  исходных данных, выход строба первого адреса которого соединен со стробирующим входом первого дешифратора , группа выходов которого соединена

5 с группой разр дных входов синхронизации входного регистра, информационный вход которого соединен с выходом информации блока задани  исходных данных, выход начальной установки которого соединен с вхо0 дами начальной установки входного регистра, I блоков формировани  воздействий и приема результатов, I блоков определени  входов-выходов и формировател  псевдослучайной последовательности, раз5 р дные выходы входного регистра соединены с первыми информационными входами соответствующих блоков формировани  воздействий и приема результатов и с группой информационных входов регистра зада0 ни  режима работы, вход записи которого соединен с первым выходом строба записи блока задани  исходных данных, разр дные выходы регистра задани  режима работы соединены с входами задани  режима рабо5 ты соответствующих блоков формировани  воздействий и приема результатов, вход синхронизации устройства соединен с входом синхронизации формировател  псевдослучайной последовательности, выход

0 каждого блока формировани  и приема результатов соединен с установочные входом соответствующего блока определени  входов-выходов , вход-выход каждого блока определени  входов-выходов соединен с

5 вторым информационным входом соответствующего блока формировани  воздействий и приема результатов и  вл етс  соответствующим входом-выходом устройства дл  подключени  к соответствующим

0 входам-выходам контролируемого объекта, информационные входы I блоков определени  входов-выходов подключены к шине константы нул  устройства, группы выходов блоков формировани  воздействий и при5 ема результатов соединены с группой входов блока индикации, выход формировател  псевдослучайной последовательности соединен с входами псевдослучайной последовательности I блоков формировани  воздействий и приема результатов, установочные входы формировател  псевдослучайной последовательности и входного регистра подключены к шине константы единицы устройства, введены второй дешифратор , регистр задани  вида синхронизации , регистр задани  входов синхронизации, блок элементов И, I мультиплексоров , I-2 элементов задержки, причем информационный вход второго дешифратора соединен со вторым выходом адреса блока задани  исходных данных, выход строба второго адреса которого соединен со стро- бирующим входом второго дешифратора, группа выходов которого соединена с группой входов синхронизации регистра зада- ни  вида синхронизации, группа информационных входов которого соединена с выходом кода вида синхронизации блока задани  исходных данных, второй и третий выходы строба записи которого соединены со стробирующими входами соответственно регистра задани  входов синхронизации и блока элементов И, группа информационных входов которого соединена с выходами регистра задани  входов син- хронизации, группа информационных входов которого соединена с разр дными выходами входного регистра, выходы блока элементов И соединены с входами строба записи соответствующих блоков формировани  воздействий и приема результатов, выход каждого мультиплексора соединен с входом синхронизации соответствующего блока формировани  воздействий и приема результатов и через соответствующий элемент задержки с входом синхронизации соответствующего блока определени  входов-выходов, группа входов синхронизации устройства соединена с группами информационных входов I мультиплексоров, адресные входы которых соединены с соответствующими группами выходов регистра задани  вида синхронизации, выход начальной установки блока задани  исходных данных соединен с входом начальной установки регистра задани  вида синхронизации , установочный вход которого соединен с шиной константы единицы устройства.

На фиг.1 представлена структурна  схема предлагаемого устройства; на фиг.2 - .блок-схема блока формировани  воздействий и приема результатов; на фиг.З - блок- схема входного регистра; на фиг.4 - блок-схема формировател  псевдослучайной последовательности; на фиг.5 - блок- схема блока определени  входов-выходов; на фиг.6 - блок-схема регистра задани  вида синхронизации; на фиг.7 - блок-схема блока элементов И; на фиг.8-12 - временные диаграммы работы устройства дл  стохастического контрол  микропроцессорных цифровых блоков.

Предлагаемое устройство содержит I блоков 1 формировани  воздействий и

приема результатов, входной регистр 2, формирователь 3 псевдослучайной последовательности , I блоков 4 определени  входов-выходов , первый дешифратор 5, регистр 6 задани  режима работы, I элемен0 тов 7 задержки, блок 8 индикации, второй дешифратор 9, регистр 10 задани  вида синхронизации , I мультиплексоров 11, регистр 12 задани  входов синхронизации, блок 13 элементов И, блок 14 задани  исходных дан5 ных и подключено к ОК 15 (фйг.1).

Блок 1 формировани  воздействий и приема результатов (фиг.2) содержит сумматоры 16-18 по модулю два, элементы 2 И-Н Е 19 и 20, повторители 21-23 с трем  состо 0 ни ми, элемент НЕ 24, регистр 25 сдвига.

Входной регистр 2 содержит I триггеров 26 (фиг.З).

Формирователь 3 псевдослучайной последовательности (фиг.4) содержит сумма5 торы 27 и 28 по модулю два, регистр 29 сдвига.

Блок 4 определени  входов-выходов (фиг.5) содержит повторитель 30 с трем  состо ни ми , сумматор 31 по модулю два, эле0 мент НЕ 32, триггер 33, резистор 34.

Регистр 10 задани  вида синхронизации (фиг.6) содержит t (где t I flog2 s, s - число входов синхронизации в группе входов синхронизации устройства) триггеров

5 35.

Блок 13 элементов И содержит I элементов 2И 36 (фиг.7).

Информационный вход первого дешифратора 5 соединен с первым выходом кода

0 адреса блока 14 задани  исходных данных, выход строба первого адреса которого соединен со стробирующим входом первого дешифратора 5, группа выходов которого соединена с группой разр дных входов син5 хронизации входного регистра 2, информационный вход которого соединен с выходом информации блока 14 задани  исходных данных, выход начальной установки которого соединен с входами начальной установки

0 входного регистра 2,1 блоков4 определени  входов-выходов, I блоков 1 формировани  воздействий и приема результатов, формировател  3 псевдослучайной последовательности и регистра 10 задани  вида

5 синхронизации, разр дные выходы входного регистра 2 соединены с первыми информационными входами соответствующих блоков 1 формировани  воздействий и приема результатов, с группой информацион- ных входов регистра 12 задани  входов

синхронизации, с группой информационных входов регистра 6 задани  режима работы , вход записи которого соединен с первым выходом строба записи блока 14 задани  исходных данных, разр дные выходы регистра 6 задани  режима работы соединены с входами задани  режима работы соответствующих блоков 1 формировани  воздействий и приема результатов, первый вход синхронизации устройства соединен с входом синхронизации формировател  3 псевдослучайной последовательности, выход каждого блока 1 формировани  воздействий и приема результатов соединен с установочным входом соответствующего блока 4 определени  входов-выходов, вход-выход каждого блока 4 определени  входов-выходов соединен с вторым информационным входом соответствующего блока 1 формировани  воздействий и приема результатов и  вл етс  соответствующим входом-выходом устройства дл  подключени  к соответствующим входам-выходам О К 15, информационные входы I блоков 4 определени  входов-выходов подключены к шине константы нул  устройства, группы выходов блоков 1 формировани  воздействий и приема результатов соединены с группой входов блока 8 индикации, выход формировател  3 псевдослучайной последовательности соединен с входами псевдослучайной последовательности блоков 1 формировани  воздействий и приема результатов , установочные входы входного регистра 2, формировател  3 псевдослучайной последовательности и регистра 10 задани  вида синхронизации подключены к шине константы единицы устройства, информационный вход второго дешифратора 9 соединен с вторым выходом кода адреса блока 14 задани  исходных данных, выход строба второго адреса которого соединен со стро- бирующим входом второго дешифратора 9, группа выходов которого соединена с группой входов синхронизации регистра 10 задани  вида синхронизации, группа информационных входов которого соединена с выходом кода вида синхронизации блока 14 задани  исходных данных, второй и- третий выходы строба записи которого соединены со стробирующими входами соответственно регистра 12 задани  входов синхронизации и блока 13 элементов И, группа информационных входов которого соединена с выходами регистра 12 задани  входов синхронизации, выходы блока 13 элементов И соединены с входами строба записи соответствующих блоков 1 формировани  воздействий и приема результатов, выход каждого мультиплексора 11 соединен

с входом синхронизации соответствующего блока 1 формировани  воздействий и приема результатов и через соответствующий элемент 7 задержки с входом синхронизации соответствующего блока 4 определени  входов-выходов, группа входов синхронизации устройства соединена с группами информационных входов I мультиплексоров 11, адресные входы которых соединены с

0 соответствующими группами выходов регистра 10 задани  вида синхронизации, причем первый информационный вход блока 1 формировани  воздействий и приема результатов соединен с первым входом повто5 рител  22 с трем  состо ни ми, вход задани  режима работы блока 1 формировани  воздействий и приема результатов соединен с вторым входом повторител  21 с трем  состо ни ми, с первым входом эле0 мента 2И-НЕ 19 и с первым входом элемента 2И-НЕ 20, выход которого соединен с вторым входом повторител  23 с трем  состо ни ми , выход элемента 2И-НЕ 19 соединен с вторым входом повторител  22 с

5 трем  состо ни ми, вход строба записи блока 1 формировани  воздействий и приема результатов соединен с вторым входом элемента 2И-НЕ 19 и с входом элемента НЕ 24, выход которого соединен с вторым входом

0 элемента 2И-НЕ 20, вход синхронизации блока 1 формировани  воздействий и приема результатов соединен с входом синхронизации С регистра 25 сдвига, выходы повторителей 21-23 с трем  состо ни ми

5 объединены и соединены с входом последовательного занесени  D+ при сдвиге вправо регистра 25 сдвига, четвертый выход которого соединен с первым входом сумматора 1.8 по модулю два, выход которого соединен

0 с первым входом сумматора 17 по модулю два, выход которого соединен с первым входом повторител  21 с трем  состо ни ми, дев тый выход регистра 25 сдвига соединен с вторым входом сумматора 18 по модулю

5 два, дес тый выход регистра 25 сдвига соединен с выходом блока 1 формировани  воздействий и приема результатов, с первым входом повторителей 23 с трем  состо ни ми , группа объединенных выходов регистра

0 25 сдвига  вл етс  группой выходов блока 1 формировани  воздействий и приема результатов и соединена с группой входов блока 8 индикации, второй информационный вход блока 1 формировани  воздейст5 вий и приема результатов соединен с вторым входом сумматора 16 по модулю два, вход начальной установки блока 1 формировани  воздействий и приема результатов соединен с входом установки в О R регистра 25 сдвига, вход псевдослучайной

последовательности блока 1 формировани  воздействий и приема результатов соединен с первым входом сумматора 16 по модулю два, выход которого соединен с вторым входом сумматора 17 по модулю два, при- чем группа разр дных входов синхронизации входного регистра 2 поразр дно соединена с группой входов синхронизации С триггеров 26, информационный вход входного регистра 2 соединен с информацией- ным входом D каждого триггера 26, вход начальной установки входного регистра 2 соединён с входом установки в О R каждого триггера 26, установочный вход входного регистра 2 соединен с входом установки в 1 S каждого триггера 26, выходы триггеров 26  вл ютс  разр дными выходами входного регистра 2, причем установочный вход формировател  3 псевдослучайной последовательности соединен с вторым входом сумматора 27 по модулю два, выход которого соединен с входом последовательного занесени  D+ при сдвиге вправо регистра 29 сдвига, четвертый разр д которого соединен с первым входом сумматора 28 по модулю два, выход которого соединен с первым входом сумматора 27 по модулю два, вход синхронизации формировател  3 псевдослучайной последовательности соединен с входом синхронизации С регистра 29 сдвига, вход начальной установки формировател  3 псевдослучайной последовательности соединен с входом установки в О R регистра 29 сдвига, старший разр д которого соединен с вторым входом сумматора 28 по модулю два и  вл етс  выходом формировател  3 псевдослучайной последовательности .

В качестве формировател  3 псевдослучайной последовательности используетс  известное устройство на основе генератора m-последовательности, выполн ющее деление последовательности импульсов на полином вида: g (х) х9 + х4 + 1. Количество разр дов регистра 29 сдвига формиро- вател  3 псевдослучайной последовательности определ ет достоверность сигнатурного анализа и при необходимости может быть увеличено с соответствующими изменени ми обратной св зи дл  сохранени  выполнени  условий генерации последовательности максимальной длины. Регистр 29 сдвига представл ет собой известное устройство.

Вход синхронизации блока 4 определе- ни  входов-выходов соединен с входом синхронизации С триггера 33, установочный вход блока 4 определени  входов-выходов соединен с первым входом повторител  30 с трем  состо ни ми, выход которого соединен с первым выводом резистора 34 и с вторым входом сумматора 31 по модулю два, первый вход которого соединен с вторым выводом резистора 34 и  вл етс  входом-выходом блока 4 определени  входов-вы ходов, вход начальной установки блока 4 определени  входов-выходов соединен с входом установки в О R триггера 33, выход которого соединен с вторым входом повторител  30 стрем  состо ни ми, выход сумматора 31 по модулю два соединен с входом элемента НЕ 32, выход которого соединен с входом установки в 1 S триггера 33, информационный вход D которого соединен с информационным входом блока 4 определени  входов-выходов.

Регистр 25 сдвига представл ет собой восьмиразр дный регистр сдвига, например интегральна  микросхема К155ИР13. Причем управл ющий вход U1 и вход последовательного занесени  при сдвиге влево D - соединен с шиной нулевого потенциала, котора  представл ет собой провод, соединенный с нулевым полюсом источника питани . Управл ющий вход U2 соединен с шиной единичного потенциала, котора  представл ет собой вывод резистора, другой вывод которого соединен с положительным полюсом источника питани . Дл  увеличени  длины блока формировани  воздействий и приема результатов восьмиразр дные регистры сдвига следует соединить последовательно: выход старшего разр да первого регистра сдвига следует соединить с входом последовательного занесени  при сдвиге вправо D+ второго регистра сдвига, входы U1, U2, С и D-второго регистра сдвига следует соединить с аналогичными входами первого регистра сдвига.

Регистр 6 Задани  режима работы представл ет собой восьмиразр дный регистр сдвига, например интегральна  микросхема К155ИР13. Причем вход последовательного занесени  D+ при сдвиге вправо и D - при сдвиге влево соединены с шиной нулевого потенциала, котора  представл ет собой провод, соединенный с нулевым полюсом источника питани . Управл ющие входы U1, U2 и вход установки в О R соединены с шиной единичного потенциала, котора  представл ет собой вывод резистора, другой вывод последнего соединен с положительным полюсом источника питани . Дл  увеличени  длины регистра задани  режима работы восьмиразр дные регистры сдвига следует соединить параллельно: входы U1, U2, R, D+ и D - второго восьмиразр дного регистра сдвига следует соединить с аналогичными входами первого восьмиразр дного регистра сдвига.

Триггеры 26, 33 и 35 представл ют собой D-триггеры, например интегральна  микросхема К155ТМ2.

В качестве сумматоров 16-18, 27, 28 и 31 по модулю два могут быть использованы двувходовые элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, например интегральна  микросхема К155ЛП5.

В качестве элементов НЕ 24 и 32 могут быть использованы, например, элементы НЕ, вход щие в состав интегральной микросхемы К155ЛН1.

В качестве первого дешифратора 5 и второго дешифратора 9 могут быть использованы , например, дешифраторы на четыре разр да К155ЙДЗ.

В качестве повторителей 21-23 и 30 с трем  состо ни ми может быть использован , например, повторитель с трем  состо ни ми , вход щий в состав интегральной микросхемы К155ЛП8.

В качестве элементов 2И-НЕ 19 и 20 может быть использован, например, логический элемент, вход щий в состав интегральной микросхемы К155ЛАЗ.

Элементы 7 задержки синхроимпульсов представл ют собой известное устройство, осуществл ющее задержку синхроимпульсов , поданных на их вход. Величина времени задержки элемента 7 задержки синхроимпульсов определ етс  времененм, необходимым дл  прохождени  информации через блок 1 формировани  воздействий и приема результатов и блок 4 определени  входов-выходов на командную шину и шину данных ОК 15. Элементы задержки могутбыть построены, например, по схеме последовательного включени  элементов НЕ. Элементы 7 задержки синхроимпульсов должны состо ть из четного количества элементов НЕ.

Блок 8 индикации представл ет собой известное устройство.

Группа информационных входов регистра 10 задани  вида синхронизации поразр дно соединена с каждой группой информационных входов D триггеров 35, i-й (1 1-1) вход группы входов синхронизации регистра 10 задани  вида синхронизации соединен с входом синхронизации С каждого триггера 35, вход начальной установки регистра 10 задани  вида синхронизации соединен с входом установки в нуль R каждого триггера 35, установочный вход регистра 10 задани  вида синхронизации соединен с входом установки в 1 S каждого триггера 35, группы выходов триггеров 35  вл ютс  группами выходов регистра 10 задани  вида синхронизации.

Мультиплексор 11 представл ет собой коммутатор S-входов на один выход, например интегральна  микросхема К155КП7. Причем стробирующий вход R соединен с шиной нулевого потенциала, котора  представл ет собой провод, соединенный с нулевым полюсом источника питани .

Регистр 12 задани  входов синхронизации представл ет собой восьмиразр дный

0 регистр сдвига, например интегральна  микросхема К155ИР13. Причем вход последовательного занесени  D+ при двиге вправо и D- при сдвиге влево соединены с шиной нулевого потенциала, котора  пред5 ставл ет собой провод, соединенный с нулевым полюсом источника питани . Управл ющие входы U1, U2 и вход установки в нуль R соединены с шиной единичного потенциала, котора  пред0 ставл ет собой вывод резистора, другой вывод которого соединен с положительным полюсом источника питани . Дл  увеличени  длины регистра задани  входов синхронизации восьмиразр дные ре5 гистры сдвига следует соединить параллельно: входы U1, U2, R, D+ и D- второго восьмиразр дного регистра сдвига следует соединить с аналогичными входами первого восьмиразр дного

0 регистра сдвига.

Стробирующий вход блока 13 элементов И соединен с объединенными первыми входами элементов 2И 36, выходы которых  вл ютс  выходами блока 13 элементов И,

5 группа информационных входов блока 13 элементов И пор зр дно соединена с вторыми входами элементов 2И 36. В качестве элементов 2И 36 могут быть использованы , например, элементы 2И, вход щие в

0 состав интегральной микросхемы К155ЛИ1.

Каждый i-й блок 1 формировани  воздействий и приема результатов используетс  в четырех режимах: в качестве

5 генератора тестовых воздействий, если i-й вывод ОК 15  вл етс  входом; в качестве формировател  сигнатуры, если i-й вывод ОК 15  вл етс  выходом; одновременно и как генератор m-последовательности и как

0 формирователь сигнатуры, если i-й вывод ОК 15  вл етс  линией двунаправленной шины данных, причем в те такты процесса контрол , когда шина данных включена в режим приема информаии блок 1 формиро5 вани  воздействий и приема результатов используетс  в качестве генератора тестовых воздействий, когда же шина данных включена в режим выдачи информации с ОК 15, блок 1 формировани  воздействий и при- ема результатов используетс  как формирователь сигнатуры; в качестве генератора синхроимпульсов, если i-й вывод ОК 15  вл етс  входом синхронизации.

Входной регистр 2 служит дл  записи новой тестовой команды, котора  входит в состав тестовой программы.

Формирователь 3 псевдослучайной последовательности используетс  только как генератор m-последовательности дл  обеспечени  функционировани  блоков 1 формировани  воздействий и приема результатов в качестве генераторов т-последовательнр- сти.

Каждый i-й блок 4 определени  входов- выходов используетс  дл  определени  на- правлени  передачи информации на двунаправленной шине данных ОК 15.

Первый дешифратор 5 и второй дешифратор 9 используютс  дл  организации доступа к любому i-му блоку 1 формировани  воздействий и приема результатов.

Регистр 6 задани  режима работы используетс  дл  установки каждого 1-го блока 1 формировани  воздействий и приема результатов в требуемый режим работы.

Регистр 10 задани  вида синхронизации используетс  дл  записи нового кода вида синхронизации дл  каждого канала.

Мультиплексор 11 используетс  дл  коммутации определенного входа синхронизации группы входов синхронизации устройства на вход синхронизации блока 1 формировани  воздействий и приема результатов и вход элемента 7 задержки.

Регистр 12 заданий входов синхронизации используетс  дл  задани  входов синхронизации ОК.

Блок 13 элементов И используетс  дл  разрешени  записи тестовых команд в процессе контрол  ОК только в те блоки 1 формировани  воздействий и приема результатов, которые работают на выводы ОК,  вл ющиес  входами командной шины ОК.

Устройство работает следующим образом .

При включении питани  состо ние триггеров , регистров сдвига может быть произвольным .

По сигналу, который представл ет собой импульс с низким активным уровнем и поступает с выхода начальной установки блока 14 задани  исходных данных на входы начальной установки входного регистра 2, каждого блока 1 формировани  воздействий и приема результатов, каждого блока 4 определени  входов-выходов, формировател  3 псевдослучайной последовательности , регистра 10 задани  вида синхронизации происходит сброс триггеров

26 входного регистра 2, каждого регистра 25 сдвига каждого блока 1 формировани  воздействий и приема результатов, каждого триггера 33 каждого блока определени 

входа-выхода, регистра 29 сдвига формировател  3 псевдослучайной последовательности , каждого триггера 35 регистра 10 задани  вида синхронизации. Значени  логических передаютс  с выходов регистра

0 10 задани  вида синхронизации на адресные входы каждого мультиплексора 11, разреша  тем самым передачу информации через каждый мультиплексор 11с первого входа информационной группы входов

5 мультиплексора 11 на его выходы.

На фиг.8 представлена последовательность информационных и стробирующих сигналов в режиме установки вида обратной св зи дл  начальной загрузки блока 1 фор0 мировани  воздействий и приема результатов . Информаци  с первого выхода кода адреса блока 14 задани  исходных данных поступает на информационный вход первого дешифратора 5. При по влении на выходе

5 строба первого адреса блока 14 задани  исходных данных импульса с низким активным уровнем, который поступает на стробирующий вход первого дешифратора 5, на i-м выходе первого дешифратора 5,

0 который соответствует коду адреса i-ro блока 1 формировани  воздействий и приема результатов, по вл етс  импульс с низким активным уровнем. Одновременно с передачей информаии по первому выходу кода

5 адреса блока 14 задани  исходных данных устанавливаетс  информаци  на информационном выходе блока 14 задани  исходных данных. По перепаду импульса с низким активным уровнем с 1-го выхода первого де0 шифратора 5 из состо ни  логичесокого О в состо ние логической 1 происходит запись информации с информационного выхода блока 14 задани  исходных данных в i-й триггер 26 входного регистра 2.

5 После загрузки I триггеров 26 входного регистра 2 на первом выходе строба записи и на втором выходе строба записи блока 14 задани  исходных данных по вл ютс  импульсы с высоким активным уровнем, кото0 рые поступают соответственно на вход записи регистра 6 задани  режима работы и на стробирующий вход регистра 12 задани  входов синхронизации и производитс  запись информации с выходов триггеров 26

5 входного регистра 2 в регистр 6 задани  режима работы и в регистр 12 задани  входов синхронизации. Дл  начальной загрузки каждого блока 1 формировани  воздействий и приема результатов в регистр 6 задани  режима работы и регистр 12

задани  входов синхронизации заноситс  значение логической 1. При подаче значени  логической 1 с i-ro выхода регистра б задани  режима работы на вход задани  режима работы i-ro блока 1 формировани  воздействий и приема результатов, повторитель 21 с трем  состо ни ми устанавливаетс  в третье состо ние. Значение логической 1 подаетс  с 1-го выхода регистра 12 задани  входов синхронизации на i-й информационный вход блока 13 элементов И, который соединен с вторым входом i-ro элемента 2И 36, разреша  тем самым прохождение сигналов с третьего выхода строба записи через i-й элемент 2И 36 на вход строба записи i-ro блока 1 формировани  воздействий и приема результатов. При наличии значени  логического О на третьем выходе строба записи блока 14 задани  исходных данных, оно передаетс  через i-й элемент 2И 26 блока 13 элементов И на вход строба записи i-ro блока формировани  воздействий и приема результатов, который соединен с вторым входом элемента 2И-НЕ 19, и устанавливает на выходе последнего значение логической 1, которое подаетс  на второй вход повторител  22 с трем  состо ни ми и устанавливает его в третье состо ние . На выходе элемента 2И-НЕ 20 находитс  значение логического О, которое подаетс  на второй вход повторител  23 стрем  состо ни ми. Этим обеспечиваетс  св зь старшего разр да регистра 25 сдвига с его входом последовательного занесени  при сдвиге вправо D+. Устройство готово к начальной загрузке блоков 1 формировани  воздействий и приема результатов.

Далее начинаетс  процесс начальной загрузки блоков 1 формировани  воздействий и приема результатов (фиг.9). Информаци  с первого выхода кода адреса блока 14 задани  исходных данных поступает на информационный вход первого дешифратора 5. При по влении на выходе строба первого адреса блока 14 задани  исходных данных импульса с низким активным уровнем, который поступает на стробирующий вход первого дешифратора 5, на i-м выходе первого дешифратора 5, который соответствует коду адреса i-ro блока 1 формировани  воздействий и приема результатов, по вл етс  импульс с низким активным уровнем. Одновременно с передачей информации по первому выходу кода адреса блока 14 задани  исходных данных устанавливаетс  информаци  на информационном выходе блока 14 задани  исходных данных, котора  может принимать значение логического О или логической единицы. По перепаду импульса с низким активным уровнем с i-ro

выхода первого дешифратора 5 из состо ни  логического О в состо ние логической Г происходит запись информации с информационного выхода блока 14 задани  5 исходных данных в i-й триггер 26 входного регистра 2. После загрузки I триггеров 26 входного регистра 2 информаци  с каждого i-ro выхода входного регистра 2 по вл етс  на первом информационном входе каждого

0 1-го блока 1 формировани  воздействий и приема результатов и подаетс  на первый вход повторител  22 с трем  состо ни ми. Затем на третьем выходе строба записи блока 14 задани  исходных данных по вл етс 

5 импульс с высоким активным уровнем, при подаче которого через блок 13 элементов И на вход строба записи блока 1 формировани  воздействий и приема результатов на втором входе повторител  23 с трем  состо0  ни ми устанавливаетс  значение логической 1, которое переводит выход элемента 23 с трем  состо ни ми в третье состо ние, чем обеспечиваетс  обрыв св зи между старшим разр дом регистра 25 сдвига и его

5 входом последовательного занесени  при сдвиге вправо D+. Кроме этого, импульс с высоким активным уровнем со входа строба записи блока 1 формировани  воздействий и приема результатов устанавливает на вы0 ходе элемента 2И-НЕ 19 значение логического О, так как на первом входе элемента 2И-НЕ 19 находитс  значение логической 1. Значение логического О с выхода элемента 2И-НЕ 19 подаетс  на второй вход

5 повторител  22 с трем  состо ни ми, что приводит к передаче информации с первого входа повторител  22 с трем  состо ни ми на вход последовательного занесени  при сдвиге вправо D+ регистра 25 сдвига. Затем

0 на первом входе группы входов синхронизации устройства, который соединен с первым входом группы информационных входов мультиплексора 11, по вл етс  импульс с высоким активным уровнем, который пере5 даетс  через мультиплексор 11 на вход синхронизации блока 1 формировани  воздействий и приема результатов, последний соединен с входом синхронизации С регистра 25 блока 1 формировани  воздей0 ствий и приема результатов. В результате этого производитс  запись информации в первый разр д каждого регистра 25 каждого блока 1 формировани  воздействий и приема результатов, При по влении перепада

5 из состо ни  логической 1 в состо ние логического О на третьем выходе строба записи блока 14 задани  исходных данных выход повторител  22 с трем  состо ни ми вновь устанавливаетс  в третье состо ние и происходит восстановление св зи между

выходом старшего разр да регистра 25 сдвига и его входом последовательного занесени  при сдвиге вправо D+ через повто- ритель 23 с трем  состо ни ми. Аналогичным образом производитс  запись информации в k разр ды регистра 25 сдвига каждого блока 1 формировани  воздействий и приема результатов, где k 1Кмакс ОВмакс - максимальна  длина тестовой команды ), кроме блоков 1 формировани  воздействий и приема результатов, работающих на выводы ОК,  вл ющиес  входами синхронизации ОК. Одновременно в регистры 25 сдвига блоков 1 формировани  воздействий и приема результатов, работающих на выводы ОК,  вл ющиес  входами синхронизации ОК, аналогичным образом записываетс  последовательность логических О и 1, отображающа  вид синхроимпульсов.

Одновременно с начальной загруз-г кой регистров 25 сдвига блоков 1 формировани  воздействий и приема результатов производитс  загрузка регистра 29 сдвига формировател  3 псевдослучайной последовательности. Эргодические свойства формировател  3 псевдослучайной последовательности обеспечиваютс  соединением его установочного входа, который соединен с вторым входом сумматора 27 по модулю два, с шиной Const 1, котора  представл ет собой вывод резистора, другой вывод которого соединен с положительным полюсом источника питани . Таким образом, гарантируетс  ненулевое состо ние регистра 29 сдвига уже после первого тактового импульса, который подаетс  с первого входа группы входов синхронизации устройства, который соединен с входом синхронизации формировател  3 псевдослучайной последовательности, последний соединен с входом синхронизации С регистра 29 сдвига формировател  3 псевдослучайной последовательности.

Затем производитс  задание входов синхронизации ОК(фиг.8). Если i-й вывод ОК  вл етс  одним из входов синхронизации ОК, то в i-й триггер 26 входного регистра 2 записываетс  значение логического О. В остальных случа х в i-й триггер 26 входного регистра 2 записываетс  значение логической 1. После загрузки I триггеров 26 входного регистра 2 на втором выходе строба записи блока 14 задани  исходных данных по вл етс  импульс с высоким активным уровнем, который поступает на стробирую- щий вход регистра 12 задани  входов синхронизации и производит запись информации с выходов триггеров 26 входного регистра 2 в регистр 12 задани  входов синхронизации.

Дл  синхронизации ОК по разным входам синхронизации часто необходимы последовательности .синхроимпульсов с различными временными характеристиками (например, синхронизаци  последовательност ми с различными частотами следовани  импульсов, синхронизаци  от

0 ОК и др.). Эти последовательности синхроимпульсов подаютс  на различные входы группы входов синхронизации устройства, котора  соединена с группами информационных входов мультиплексоров 11. Дл  пе5 редачи импульсов с определенного входа группы информационных входов мультиплексора 11 на его выход на адресные входы мультиплексора 11 подаетс  код вида синхронизации с соответствующей группы выхо0 дов регистра 10 записи вида синхронизации. Дл  каждого входа синхронизации ОК код вида синхронизации записываетс  в регистр 10 записи вида синхронизации следующим образом

5 (фиг.10). Информаци  с второго выхода кода адреса блока 14 задани  исходных данных поступает на информационный вход второго дешифратора 9. При по влении на выходе строба второго адреса блока 14 задани  ис0 ходных данных импульса с низким активным уровнем, который поступает на стробирующий вход второго дешифратора 9, на 1-м выходе второго дешифратора 9, который соответствует коду адреса i-ro бло5 ка 1 формировани  воздействий и приема результатов, по влетс  импульс с низким активным уровнем, который поступает на входы синхронизации С каждого 1-го триггера 35. Одновременно с передачей информа0 ции по второму выходу кода адреса блока 14 задани  исходных данных на выходе кода вида синхронизации блока 14 задани  исходных данных устанавливаетс  код вида синхронизации 1-го вывода ОК, который пе5 редаетс  на группу информационных входов регистра 10 задани  вида синхронизации, котора  поразр дно соединена с информационными входами D i-x триггеров 35. По перепаду импульса с низ0 ким активным уровнем с i-ro выхода второго дешифратора 9 из состо ни  логического О в состо ние логической 1 происходит запись информации с выхода кода вида синхронизации блока 14 задани  исходныхдан5 ных в группу i-x триггеров 35 регистра 10 задани  вида синхронизации. Код вида синхронизации передаетс  с i-й группы выходов регистра 10 задани  вида синхронизации на адресные входы i-ro мультиплексора 11, разреша  тем самым передачу синхроимпульсов через i-й мультиплексор 11 с входа, соответствующего коду вида синхронизации, группы информационных входов 1-го мультиплексора 11 на его выход. Аналогичным образом производитс  запись в регистр 10 записи вида синхронизации кодов вида синхронизации тех каналов , по которым считываетс  динамическа  сигнатура.

В зависимости от функционального назначени  выводов ОК i-й блок 1 формировани  воздействий и приема результатов устанавливаетс  в следующий режим работы (фиг.8).

Если i-й вывод ОК  вл етс  одним из входов командной шины или одним из входов синхронизации ОК, в i-й разр д регистра 6 задани  режима работы заноситс  значение логической 1.

Если i-й вывод ОК  вл етс  одним из входов-выходов двунаправленной шины данных ОК, в i-й разр д регистра 6 задани  режима работы заноситс  значение логического О, которое подаетс  на вход задани  режима работы блока 1 формировани  воздействий и приема результатов, который соединен с первым входом элемента 2И-НЕ 19. В результате этого на выходе элемента 2И-НЕ 19 по вл етс  значение логической 1, которое подаетс  на второй вход повторител  22 стрем  состо ни ми и устанавливает его выход в третье состо ние. Значение логического О с входа задани  режима работы блока 1 формировани  воздействий и приема результатов также подаетс  на первый вход элемента 2И-НЕ 20, на выходе которого по вл етс  значение логической 1, которое подаетс  на второй вход повторител  23 с трем  состо ни ми, устанавлива  его выход в третье состо ние. Кроме того, значение логического О с входа задани  режима работы блока 1 формировани  воздействий и приема результатов подаетс  на второй вход повторител  21с трем  состо ни ми . В результате этого информаци  с четвертого и дев того выходов регистра 25 сдвига подаетс  на входы сумматора 18 по модулю два, с выхода которого подаетс  через сумматор 17 по модулю два и через повторитель 21 с трем  состо ни ми на вход последовательного занесени  при сдвиге вправо D+ регистра 25 сдвига. Этим обеспечиваетс  установление i-ro блока 1 формировани  воздействий и приема результатов в режим генератора гл-последова- тельности - формировател  сигнатуры.

После установлени  режима работы блоков 1 формировани  воздействий и приема результатов (адаптации устройства к

ОК), начинаетс  процесс подачи тестовых команд на ОК (фиг.11).

Информаци  с первого выхода кода адреса блока 14 задани  исходных данных поступает на информационный вход первого дешифратора 5. При по влении на выходе строба первого адреса блока 14 задани  исходных данных импульса с низким активным уровнем, который поступает на

0 стробирующий вход первого дешифратора 5, на j-м выходе первого дешифратора 5 (j 1, 2k), который соответствует коду адреса j-ro блока 1 формировани  воздействий и приема результатов, по вл етс  импульс с

5 низким активным уровнем. Одновременно с передачей информации с первого выхода кода адреса блока 14 задани  исходных данных на информационный вход первого дешифратора 5 устанавливаетс  информаци 

0 на информационном выходе блока 14 задани  исходных данных, котора  может принимать значение логического О или логической 1. По перепаду импульса с низким активным уровнем с j-ro выхода первого

5 дешифратора 5 из состо ни  логического О в состо ние логической 1 происходит запись информации с информационного выхода блока 14 задани  исходных данных в j-й триггер 26 входного регистра 2. После

0 загрузки каждого из к-1 триггеров 26 входного регистра 2 информаци  с каждого j-ro выхода входного регистра 2 по вл етс  на первом информационном входе каждого j- го блока 1 формировани  воздействий и

5 приема результатов и подаетс  на первый вход повторител  22 с трем  состо ни ми. Затем на первом входе группы входов синхронизации устройства по вл етс  последовательность из k (k разр дности

0 регистра 25 сдвига) импульсов, котора  подаетс  на вход синхронизации каждого блока 1 формировани  воздействий и приема результатов, который соединен с входом синхронизации С регистра 25 сдвига. Так

5 как врем  формировани  одного бита на первом выходе кода адреса блока 14 задани  исходных данных и одного бита на информационном выходе блока 14 задани  исходных данных больше времени геиера0 ции последовательности из k импульсов, которые подаютс  с первого входа группы входов синхронизации устройства через мультиплексоры 11 на входы синхронизации С регистров 25 сдвига каждого.из 1

5 блоков формировани  воздействий и приема результатов, то до по влени  следующего бита на первом выходе кода адреса блока 14 задани  исходных данных и на информационном выходе блока 14 задани  исходных данных тестова  программа, наход ща с  в регистрах 25 сдвига каждого из k блоков 1 формировани  воздействий и приема результатов, подаетс  на ОК 15 через блоки 4 определени  входов-выходов и возвращаетс  в исходное состо ние в регистрах 25 сдвига каждого из k блоков. 1 формировани  воздействий и приема результатов. При этом на двунаправленную шину данных с каждого из п блоков 1 формировани  воздействий и приема результатов через п блоков 4 определени  входов-выходов подаетс  псевдослучайна  m-последовательность. В течение времени формировани  k-1 бит на информационном выходе блока 14 задани  исходных данных и на первом выходе кода адреса блока 14 задани  исходных данных происходит многократна  (k-1 раз) подача одних и тех же тестовых команд (мультипликаци ) с различными (псевдослучайными) наборами данных на ОК 15 через I блоков 4 определени  входов-выходов. Ненулевое состо ние каждого из п блоков 1 формировани  воздействий и приема результатов обеспечиваетс  начальной загрузкой от формировател  3 псевдослучайной последовательности. После установлени  на информационном выходе блока 14 задани  исходных данных k-ro логического значени  разр да команды , которое устанавливаетс  одновременно с информацией на первом выходе кода адреса блока 14 задани  исходных данных ,;на третьем выходе строба записи блока 14 задани  исходных данных по вл етс  импульс с высоким активным уровнем, который устанавливает выход повторител  23 с трем  состо ни ми в третье состо ние, а на втором входе повторител 

22с трем  состо ни ми устанавливает значение логического О в каждом из k блоков 1 формировани  воздействий и приема результатов. При по влении на первом входе группы входов синхронизации устройства импульса с высоким активным уровнем происходит запись новой, сформированной в входном регистре 2, k- разр дной тестовой команды в каждый из k блоков 1 формировани  воздействий .и приема результатов. При перепаде импульса на третьем выходе строба записи блока 14 задани  исходных данных из состо ни  логической 1 в состо ние логического О выход повторител  22 с трем  состо ни ми устанавливаетс  в третье состо ние и восстанавливаетс  св зь между старшим разр дом регистра 25 сдвига и его входом последовательного занесени  при сдвиге вправо D+ через повторитель

23с трем  состо ни ми каждого из k блоков 1 формировани  воздействий и приема

результатов. Завершение записи новой тестовой команды в каждый из k блоков 1 фор- мировани  воздействий и приема результатов, процесс формировани  следующих тестовых команд и подача тестовых программ на ОК 15 продолжаетс  в течение заданного времени.

Передача информации с выходов I блоков 1 формировани  воздействий и приема

0 результатов на ОК 15 через I блоков 4 определени  входов-выходов происходит следующим образом.

После сигнала с низким активным уровнем, который поступает с выхода на5 чальной установки блока 14 задани  исходных данных на вход начальной установки каждого 1-го блока 4 определени  входов-выходов, который подаетс  на вход установки в О R триггера 33, на

0 выходе триггера 33 каждого 1-го блока 4 определени  входов-выходов находитс  состо ние логичесокого О, которое подаетс  на второй вход повторител  30 с трем  состо ни ми. Информаци  с выхода

5 каждого i-ro блока 1 формировани  воздействий и приема результатов подаетс  на установочный вход i-го блока 4 определени  входов-выходов и через повторитель 30 с трем  состо ни ми и резистор 34,

0 второй выход которого соединен с выходом блока 4 определени  входов-выходов, . подаетс  на i-й вход ОК 15. Эта информаци  поступает в ОК при по влении на основном входе синхронизации ОК 15

5 импульса с выхода соответствующего блока 4 определени  входов-выходов. Причем синхроимпульсы на основном входе синхронизации ОК по вл ютс  с задержкой, определ емой временем прохождени  ин0 формации с выхода i-ro блока 1 формировани  воздействий и приема результатов на i-й вход ОК 15 (фиг.12). При этом на выходе триггера 33 каждого i-ro блока 4 определени  входов-выходов остаетс 

5 значение логического О, так как на входы сумматора 31 по модулю два поступают одинаковые логические значени , в результате чего на выходе сумматора 31 по модулю два находитс  значение логическо0 го О, которое через элемент НЕ 32 подаетс  на вход установки в 1 S триггера 33 в виде значени  логической 1. Затем на вход синхронизации i-ro блока 4 определени  входов-выходов, который соединен с

5 входом синхронизации С триггера 33, с выхода i-ro элемента 7 задержки синхроимпульсов подаетс  импульс с высоким активным уровнем (фиг.12), по перепаду которого из состо ни  логического О в состо ние логической 1, значение логического

О с информационного входа D триггера 33 передаетс  на выход триггера 33, тем самым подтвержда  ранее установленное значение логического О на выходе триггера 33.

При помощи информации из ОК 15 в п блоков 1 формировани  воздействий и приема результатов через п блоков 4 определени  входов-выходов блок 4 определени  входов-выходов работает следующим образом .

В первом случае логическое значение бита на выходе n-го блока 1 формировани  воздействий и приема результатов совпадает с логическим значением бита с n-го выхода ОК 15. Так как на втором входе повторител  30 с трем  состо ни ми находитс  значение логического О, то логическое значение бита с выхода n-го блока 1 формировани  воздействий и приема результатов подаетс  на установочный вход n-го блока 4 определени  входов-выходов через повторитель 30 с трем  состо ни ми и поступает на второй вход сумматора 31 по модулю два. С n-го выхода ОК 15 на первый вход сумматора 31 по модулю два поступает бит с таким же логическим значением, в результате чего на выходе сумматора 31 по модулю два находитс  значение логического О, которое через элемент НЕ 32 подаетс  на вход установки в 1 S триггера 33 в виде значени  логической 1. Логическое значение бита с n-го выхода ОК 15 подаетс  на второй информационный вход n-го блока 1 формировани  воздействий и приема результатов и через сумматор 16 по модулю два, через сумматор 17 по модулю два, через повторитель 21 с трем  состо ни ми, на втором входе которого находитс  состо ниело- гичесокго О, записываетс  в регистр 25 сдвига n-го блока 1 формировани  воздействий и приема результатов с по влением на входе синхронизации этого блока импульса с высоким активным уровнем (фиг. 12). Затем на вход синхронизации 1-го блока 4 определени  входов-выходов, который соединен с входом синхронизации С триггера 33, с выхода 1-го элемента 7 задержки синхроимпульсов подаетс  импульс с высоким активным уровнем, по перепаду которого из состо ни  логического О в состо ние логической 1, значение логического О с информационного входа D триггера 33 передаетс  на выход триггера 33, тем самым подтвержда  ранее установленное значение логического О на выходе этого триггера.

Во втором случае логическое значение бита n-го блока 1 формировани  воздействий и приема результатов не совпадает с

логическим значением бита, который по вл етс  на n-м выходе ОК 15 при поступлении импульса на вход синхронизации ОК 15, т.е. возникает конфликтна  ситуаци . В этом случае при достижении током, протекающим через резистор 34, величины

Inop -

где Unop - минимальна  разность потенциалов между входами сумматора 31 по модулю два, при котором его выход находитс  в состо нии логической

R - величина сопротивлени  резистора 34, котора  должна удовлетвор ть условию:

20

R

(н.макс

где н.макс - максимальна  величина тока нагрузки в случае отсутстви  конфликтной ситуации,

измен етс  уровень на выходе сумматора 31 по модулю два из значени  логического О в значение логической 1. На входе установки в 1 S триггера 33 возникает перепад логичесокго уровн  из 1 в О и триггер

33 устанавливаетс  в единичное состо ние, перевод  тем самым выход повторител  30 с трем  состо ни ми в третье состо ние с высокоимпендансным выходом. Таким образом , конфликтна  ситуаци  ликвидируетс . В результате этого логическое значение бита с n-го выхода ОК 15 подаетс  на второй информационный вход п-го блока 1 формировани  воздействий и приема результатов и через сумматоры 16 и 17

по модулю два, через повторитель 21 с трем  состо ни ми, на втором входе которого находитс  состо ние логического О, записываетс  в регистр 25 сдвига блока 1 формировани  воздействий и приема результатов с по влением на входе синхронизации этого блока импульса с высоким активным уровнем (фиг. 12). После импульса , по вл ющегос  на основном входе синхронизации ОК 15 на вход синхронизации

1-го блока 4 определени  входов-выходов, который соединен с входом синхронизации С триггера 33, с выхода i-ro элемента 7 задержки синхроимпульсов подаетс  импульс с высоким активным уровнем, по перепаду которого из состо ни  логического О в состо ние логической 1, значение логического О с информационного входа D триггера 33 передаетс  на выход этого триггера, т.е. устанавливает его в О.

Врем  задержки между импульсами, поступающим - на основной вход синхронизации ОК 15 и импульсами с выхода 1-го элемента задержки синхроимпульсов, поступающих на этот элемент задержки с первого входа группы входов синхронизации устройства, определ етс  быстродействием ОК 15 и временем записи информации в регистр 25 сдвига i-ro блока 1 формировани  воздействий и приема результатов.

Импульсы с высоким активным уровнем с первого входа группы входов синхронизации устройства подаютс  одновременно на вход синхронизации блоков 1 формировани  воздействий и приема результатов через мультиплексоры 11, на группу адресных входов которых подаетс  код вида синхронизации , соответствующий передачи импульсов через мультиплексор 11с первого входа группы информационных входов мультиплексора 11 на его выход, и на вход синхронизации формировател  3 псевдослучайной последовательности, с выхода которого псевдослучайна  т-последова- тельность подаетс  на вход псевдослучайной последовательности каждого блока 1 формировани  воздействий и приема результатов , а записываетс  в каждый регистр 25 сдвига каждого n-го блока формировани  воздействий и приема результатов через сумматоры 16 и 17 по модулю два и через повторитель 21 с трем  состо ни ми при по влении на входе синхронизации соответствующего п-го блока 1 формировани  воздействий и приема результатов импульса с высоким активным уровнем, поступающим через соотвествующий мультиплексор 11с одного из входов группы входов синхронизации устройства. Этим обеспечиваетс  ненулевое состо ние каждого из п блоков 1 формировани  воздействий и приема результатов в процессе работы устройства .

Вычисленные сигнатуры индицируютс  блоков 8 индикации и сравниваютс  с сигнатурами, полученными в результате проверки исправного цифрового блока или математического моделировани . Контролируемый цифровой блок считаетс  исправным , если указанные сигнатуры совпадают.

Блок 14 задани  исходных данных может быть реализован на основе любого устройства , работа которого обеспечивает требуемую последовательность информационных и стробирующих сигналов, например Электроника-60 с устройством параллельного обмена И2 15КС-180-032.

Таким образом, использование предлагаемого устройства позвол ет эффективно

контролировать цифровые блоки, содержащие микропроцессоры и микропроцессорные БИС на их рабочей частоте с высокой достоверностью. При этом устран етс  необходимость применени  ручных операций коммутации и дополнительной аппаратуры формировани  сигналов синхронизации ОК, так как в предлагаемом устройстве любой из каналов может использоватьс  дл  подачи

синхроимпульсов на ОК, причем временные характеристики последовательностей синхроимпульсов каждого из каналов синхронизации могут отличатьс  одна от другой. Кроме этого, предлагаемое устройство позвол ет одновременно синхронизировать Считывание выходной информации с разных каналов ОК последовательност ми импульсов с различными частотными характеристиками , т.е. считывать динамическую

сигнатуру по отдельным выходным каналам ОК.

Claims (1)

1. Формула изобретени 

   Устройство дл  стохастического контрол  микропроцессорных цифровых блоков, содержащее блок задани  исходных данных , первый дешифратор, входной регистр, формирователь псевдослучайной последовательности , регистр задани  режима работы , I блоков формировани  воздействий и приема результатов (I п + k + р, где п - разр дность двунаправленной шины, k - разр дность командной шины и р - число

   синхронизирующих входов объекта контрол ), I блоков определени  входов-выходов, блок индикации, два элемента задержки, причем информационный вход первого дешифратора соединен с первым выходом кода адреса блока задани  исходных данных, выход строба первого адреса которого соединен со стробирующим входом первого де- шифратора, группа выходов которого соединена с группой разр дных входов синхронизации входного регистра, информационный вход которого соединен с выходом информации блока задани  исходных данных , выход начальной установки которого соединен с входами начальной установки

   входного регистра, I блоков формировани  воздействий и приема результатов, I блоков определени  входов-выходов и формировател  псевдослучайной последовательности , разр дные выходы входного

   регистра соединены с первыми информационными входами соответствующих блоков формировани  воздействий и приема результатов и с группой информационных входов регистра задани  режима работы, вход записи которого соединен с первым

   выходом строба записи блока задани  исходных данных, разр дные выходы регистра задани  режима работы соединены с входами задани  режима работы соответствующих блоков формировани  воздействий и приема результатов, вход синхронизации устройства соединен с входом синхронизации формировател  псевдослучайной последовательности , выход каждого блока формировани  воздействий и приема ре- зультатов соединен с установочным входом соответствующего блока определени  входов-выходов , вход-выход каждого блока определени  входов-выходов соединен с вторым информационным входом соответ- ствующего блока формировани  воздействий и приема результатов и  вл етс  соответствующим входом-выходом устройства дл  подключени  к соответствующим входам-выходам контролируемого объекта, информационные входы блоков определени  входов-выходов подключены к шине константы нул  устройства, группы выходов блоков формировани  воздействий и приема результатов соединены с группой вхо- дов блока индикации, выход формировател  псевдослучайной последовательности соединен с входами псевдослучайной последо- вательности I блоков формировани  воздействий и приема результатов, устано- вочный входы формировател  псевдослучайной последовательности и входного регистра подключены к шине константы единицы устройства, отличающеес  тем, что, с целью расширени  функциональ- ных возможностей за счет считывани  дина- мической сигнатуры и формировани  воздействий, отличающихс  по временным характеристикам, но отдельно выбранным каналам, оно содержит второй дешифратор, регистр задани  вида синхронизации, регистр задани  входов синхронизации, блок

   элементов И, I мультиплексоров, I-2 элементов задержки, причем информационный вход второго дешифратора соединен с вторым выходом адреса блока задани  исходных данных, выход строба второго адреса соединен со стробирующим входом второго дешифратора, группа выходов которого соединена с группой входов синхронизации регистра задани  вида синхронизации, группа информационных входов которого соединена с выходом кода вида синхронизации блока задани  исходных данных, второй и третий входы строба записи которого соединены со стробирующими входами соответственно регистра задани  входов синхронизации и блока элементов И, группа информационных входов которого соединена с выходами регистра задани  входов син- хронизации, группа информационных входов которого соединена с разр дными выходами входного регистра, выходы блока элементов И соединены с входами строба записи соответствующих блоков формировани  воздействий и приема результатов, выход каждого мультиплексора соединен с входом синхронизации соответствующего блока формировани  воздействий и приема результатов и через соответствующий элемент задержки - с входом синхронизации соответствующего блока определени  входов-выходов , группа входов синхронизации устройства соединена с группами информационных входов мультиплексоров, адресные входы которых соединены с соответствующими группами выходов регистра задани  вида синхронизации, выход начальной установки блока задани  исходных данных соединен с входом начальной установки регистра задани  вида синхронизации , установочный вход которого соединен с шиной константы единицы устройства.

   / 9 / W

   / 9 ( VH

   Ll

   v.

   jjVH

   I

   Ј0/0- ЬХ О/УШО

   ЈDH4rObVtf jjOJO

   шо

   МШО

   С) О/О ЈШО

   ./

   гггзги

   ZZZSZLI