SU1695500A1 - Analog-to-digital converter - Google Patents

Abstract

Изобретение относитс  к вычислительной и цифровой измерительной технике и может быть использовано дл  преобразовани  аналоговых сигналов в цифровой код в аппаратуре автоматического контрол  и управлени , например, в составе устройства ввода аналоговых сигналов в ЭВМ. Изобретение позвол ет повысить динамическую точность. Это достигаетс  тем, что в устройство , содержащее усилители 1,2 и 3, устройства 4, 5 и 6 выборки и хранени  сигналов, блоки 7, 8 и 9 компараторов, шифратор 22, введены аналоговые дифференцирующее устройство 10. устройство 11 выборки и хранени  сигнала, компараторы 12-15, элементы ИЛИ/ИЛИ-НЕ 16 и 17, элементы ИЛИ 18 и 19, элементы И 20 и 21. 8 ил. w Ё О о ел ел о о Фиг./The invention relates to computing and digital measurement technology and can be used to convert analog signals to digital code in automatic monitoring and control equipment, for example, as part of an input device for analog signals in a computer. The invention allows to increase the dynamic accuracy. This is achieved by the fact that the device containing amplifiers 1, 2 and 3, devices 4, 5 and 6 of signal sampling and storage, blocks 7, 8, and 9 of comparators, encoder 22, has introduced analog differentiating device 10. signal sampling and storage device 11 , comparators 12-15, elements OR / OR-NOT 16 and 17, elements OR 18 and 19, elements AND 20 and 21. 8 ill. w О About O ate about o a Fig. /

Description

Изобретение относитс  к вычислительной и цифровой измерительной технике и может быть использовано дл  преобразовани  аналоговых сигналов в цифровой код в аппаратуре автоматического контрол  и управлени , например, в составе устройства ввода аналоговых сигналов в ЭВМThe invention relates to computational and digital measurement technology and can be used to convert analog signals to digital code in automatic control equipment, for example, as part of an input device for analog signals to a computer.

Целью изобретени   вп етс  повышение динамической точности,The aim of the invention is to increase the dynamic accuracy

Ни фиг.1 приведено устройство, фуик- циональна  схема; на фиг.2 - элементы 16 и 1 7 т ina ИПИ/ИЛИ-НЕ с вчодами xi и Х2 и выходами, соответствующими включению в схеме (фиг.1), функциональна  схема, на фиг 3 блок компараторов 7,3 и 9, функциональна  схема; на фиг.4 - осциллограмма синусоидального напр жени  на входе устройства и соответствующа  осциллограмма на выходе аналогового дифференцирующего устройства 10, а также нумераци  характерных моментов времени (to.ti .15); на фиг.5 - пример расположени  осиллограмм сигналов на выходах усилителей различных ступеней и на выходе дифференцирующего устройства 10 в р д последовательно распо- ложенных во времени тактовых точках т1Д2Дзи t4 при большой амплитуде входн -4 сигнала и средних значени х часто ы. Сплошной линией на фиг.5 представлены графики фактического изменени  напр жений с учетом времени рассасывани , а пунктирной - расчетные графики идеального АЦП; на фиг.6 - выходные коды АЦП, получаемые в моменты по влени  тактовых импульсов в соотзеютвии с осциллограммами фиг,5; на фиг 7 - осциллограммы сигналов на выходе усилителей л на выходе дифференцирующего устройства; на фиг.8-значени  логических сигналов мл - ьгходах узлов, указанных в первой грзсг -зблицы i1 соответствующих различным интервалам времени , указанным на фиг.7None of FIG. 1 shows the device, fuctionally scheme; figure 2 - elements 16 and 1 7 t ina IPA / OR-NOT with triggers xi and X2 and outputs corresponding to the inclusion in the circuit (figure 1), the functional diagram, in Fig 3, the block comparators 7.3 and 9, functional scheme; 4 shows an oscillogram of a sinusoidal voltage at the input of the device and the corresponding oscillogram at the output of the analog differentiating device 10, as well as the numbering of the characteristic points in time (to.ti. 15); Fig. 5 illustrates an example of the arrangement of oscillograms of signals at the outputs of amplifiers of various stages and at the output of differentiating device 10 in a series of clock points t1D2 / ji t4 serially arranged over time with a large amplitude of input -4 signals and average values of frequency. The solid line in Fig. 5 shows the graphs of the actual change in voltage, taking into account the resorption time, and the dotted line shows the calculated graphs of the ideal ADC; figure 6 shows the output codes of the ADC obtained at the moments of the occurrence of clock pulses in accordance with the waveforms of FIG. 5; Fig. 7 shows waveforms of the signals at the output of amplifiers and at the output of a differentiating device; in FIG. 8, the values of the logical signals of the ml are controlled by the nodes indicated in the first group of the table i1 corresponding to the different time intervals indicated in FIG.

Устройство (фиг.1) содержит усилители 1,2 и 3, устройства 4,5 и 6 выборки и хранени  сигналов, блоки 7,8 и 9 компараторов, аналоговое дифференцирующее устройство 10, устройство 11 выборки и хранени  сигналов , компараторы 12-15, элементы 16 и 17 ИЛИ/ИЛИ-НЕ, элементы 18 и 19 ИЛИ, элементы 20 и 21 И, шифратор 22. Шифратор (фиг.1) содержит элементы 23 И и элементы 24 ИЛИ. Блоки компараторов (фиг.З) содержат также компараторы 25.The device (Fig. 1) contains amplifiers 1.2 and 3, devices 4.5 and 6 for sampling and storing signals, blocks 7.8 and 9 comparators, an analog differentiating device 10, a device 11 for sampling and storing signals, comparators 12-15, elements 16 and 17 OR / OR-NOT, elements 18 and 19 OR, elements 20 and 21 AND, the encoder 22. The encoder (figure 1) contains the elements 23 AND AND elements 24 OR. Comparator blocks (FIG. 3) also contain comparators 25.

Устройство работает следующим образом .The device works as follows.

При неизменном входном напр жении UBx(t) const скорость его изменени  примерно равна нулюAt a constant input voltage UBx (t) const, its rate of change is approximately zero.

и rn- dUBx(O n ивх (t)dt4 оand rn- dUBx (O n and in (t) dt4 o

О)ABOUT)

В соответствии с этим напр жение на выходе дифференцирующего устройства 10, работа которого описываетс  выражениемAccordingly, the voltage at the output of the differentiating device 10, whose operation is described by the expression

U выхю - RC dUax (t)U out - RC dUax (t)

dtdt

/(2)/ (2)

близко к нулю, т.е. КвыхЮ О Напр жение на выходе усилител  1 равно 11вых1 Uex(t),Ha выходе усилител  2 - ивых2 4 UBx(t), на выходе усилител  3 - 11ВыхЗ 16 UBx(t).close to zero, i.e. The output voltage of amplifier 1 is 11out1 Uex (t), the output of amplifier 2 is output 2 to 4 UBx (t), and the output of amplifier 3 is 11Ex output 16 UBx (t).

Все напр жени  поддействием импуль- са синхронизации Т0 (фиг.1) одновременно запоминаютс  в устройствах 4,5,6 и 11 выборки и хранени  (УВХ), и напр жени  ивых1,ивых2, 1)ВыхЗ поступают на соответствующие блоки 7,8 и 9,All voltages under the action of the synchronization pulse T0 (Fig. 1) are simultaneously stored in devices 4,5,6 and 11 of sampling and storage (VHR), and voltages I and I, I and I, 2, 1) Exit are supplied to the corresponding blocks 7.8 and 9,

Напр жение, запомненное УВХ 1 поступает на входы 12-15 компараторов. На вторые и третьи входы этих компараторов поступают посто нные опорные напр жени  величиной соответственноThe voltage stored by the VH1 1 is fed to the inputs of 12-15 comparators. The second and third inputs of these comparators receive constant reference voltages, respectively.

1one

+ + Uon+ + Uon

4 Uon4 uon

Uon. Конкретна Uon. Is specific

величина +U0n и - U0n в вольтах Зависит от типа выбранной микросхемы-компаратора и указана в технических услови х. Напр же1the value of + U0n and - U0n in volts Depends on the type of comparator chip selected and is specified in specifications. For example 1

ни  + и - -ц Uon и образуютс  приNeither + and - -c Uon and formed when

помощи резистивных делителей из тех же напр женийthe help of resistive dividers from the same voltage

На выходах компараторов в статике, когдавыполн етс условиеAt the outputs of comparators in statics, when the condition

- -ц Uon U выхЮ  - -c uon u out

1one

Uon + UcUon + uc

00

5five

00

5five

присутствуют логические сигналы авых12 О, а вых14 0, авых13 0, авых15 0. При нулевых значени х а&Ых12-Эвых15 на выходах элементов 18 и 19 выходные сигналы также соответствуют логическому нулю. Эти сигналы поступают на вход элементов ИЛИ/ИЛИ- НЕ 16 и 17. Эти схемы представл ют собой логику с пр мым и инверсным выходами (фиг.2).there are logical signals of avykh12 O, and output 14 o, avykh13 0, avykh15 0. At zero values of a & Ых12-Эйых15, at the outputs of elements 18 and 19, the output signals also correspond to logical zero. These signals are fed to the input of the elements OR / OR - 16 and 17. These schemes are logic with direct and inverse outputs (Fig. 2).

На вторые входы элементов 16 и 17 поступают сигналы перегрузки с блоков 7,8 и 9 (фиг.З). Каждый из этих блоков компараторов представл ет собой интегральную микросхему , содержащую от 64 до 1024 компараторов (в зависимости от типа) и встроенный резистивный делитель опорного напр жени , имеющий соответственно 64-1024 отвода.The second inputs of the elements 16 and 17 receive signals overload from blocks 7,8 and 9 (fig.Z). Each of these comparators is an integrated microcircuit containing from 64 to 1024 comparators (depending on the type) and an integrated resistive divider of the reference voltage, having correspondingly 64-1024 taps.

В статике при Uex(t) const возможны три режима кодировани  сигнала (в зависимости от величины Uex(t),In statics, with Uex (t) const, there are three possible signal coding modes (depending on the value of Uex (t),

Первый режим -U0n 16 Unx(t) + Don, т.е. входное напр жение соответствует младшей ступени усилени . В этом случае сигналы перегрузки по напр жению младшей и средней ступеней усилени  отсутствуют и с блоков 8 и 9 на вторые входы элементов 16 и 17 поступают логические нули. Вследствие отсутстви  перегрузки по скорости на вторые входы элементов 16 и 17 также поступают сигналы логического нул . В этом случае (фиг.2) на пр мом выходе элементов 16 и 17 присутствует логический ноль, а на инверсном - логическа  единица.The first mode is -U0n 16 Unx (t) + Don, i.e. The input voltage corresponds to the lowest step gain. In this case, there are no overload signals in the junior and middle gain levels, and logical blocks and inputs from the blocks 8 and 9 to the second inputs of the elements 16 and 17 are received. Due to the absence of speed overload, the logic inputs of the second inputs of the elements 16 and 17 are also received. In this case (FIG. 2), a logical zero is present at the direct output of elements 16 and 17, and a logical one at the inverse.

Логический ноль с пр мого выхода элемента 17, поступа  на вход элемента 20 и 21, не разрешает шифратору 22 считывание кода мантиссы с блоков 8 и 7.A logical zero from the direct output of element 17, arriving at the input of element 20 and 21, does not allow the encoder 22 to read the mantissa code from blocks 8 and 7.

Логическа  единица с инверсного выхода элемента 17 разрешает считывание через шифратор 22 блока 9.The logical unit from the inverse output of the element 17 permits reading through the encoder 22 of block 9.

Логические нули с выходов элементов 20 и 21 поступают на выходные шины кода пор дка. В данном случае код пор дка Nn e 00, что означает, что считывание произведено с младшей ступени усилени .Logical zeros from the outputs of elements 20 and 21 are sent to the output buses of a code of the order. In this case, the code is on the order of Nn e 00, which means that the reading is from a lower gain level.

Второй режим - входное напр жение превышает (по модулю) младший предел, но меньше среднего предела, т.е. 16UBx (t) Uon, 4 UBx(t) Uon, либо 16 UBX(t) - Uon, 4 UBX(T)- Uon.The second mode — the input voltage exceeds (by module) the lower limit, but is less than the average limit, i.e. 16UBx (t) Uon, 4 UBx (t) Uon, or 16 UBX (t) - Uon, 4 UBX (T) - Uon.

В этом случае с блока 9 младшей ступени усилени  на второй вход элемента 17 поступает сигнал логической единицы. При этом на пр мом выходе элемента 17 присутствует логическа  единица, а на инверсном выходе - ноль. Этот ноль запретит считывание шифратором 22 кода с компараторов 9.In this case, from block 9 of the lowest step of amplification, the signal of a logical unit arrives at the second input of element 17. In this case, at the direct output of the element 17 there is a logical unit, and at the inverse output - zero. This zero will prohibit the encoder from reading 22 codes from comparators 9.

Единица с пр мого выхода элемента 17 и единица с инверсного выхода элемента 16, поступа  на входы элемента 21, дает единицу на его выходе, что разрешает считывание информации с компараторов 8. Одновременно единица с выхода элемента 21 поступает на шину кода пор дка. Код пор дка в этом случае будет Nn 01, что означает, что считывание произведено со средней ступени усилени .The unit from the direct output of element 17 and the unit from the inverse output of element 16, entering the inputs of element 21, gives a unit at its output, which allows information from the comparators 8 to be read. At the same time, the unit from the output of element 21 goes to the order code bus. The order code in this case will be Nn 01, which means that the reading is made from an average gain level.

Третий режим - входное напр жение превышает (по модулю) средний предел измерений . В этом случае сигнал перегрузки по уровню поступает в виде логической единицы с блока 8 на элемент 16. Единицы с пр мых выходов элементов 16 и 17, поступа  на входы элемента 20, разрешают считывание кода с компараторов блока 7, а нули с инверсных выходов элементов 16 и 17 запрещают считывание информации с блоков 9 и 8. В рассмотренном режиме код пор дка образуетс  единицей с выхода элемента 20 и нулем с выхода элемента 21.The third mode - the input voltage exceeds (modulo) the average measurement limit. In this case, the level overload signal is supplied as a logical unit from block 8 to element 16. Units from the direct outputs of elements 16 and 17, coming to the inputs of element 20, allow code reading from the comparators of block 7, and the zeros from the inverse outputs of elements 16 and 17 prohibit reading of information from blocks 9 and 8. In the considered mode, the order code is formed by a unit from the output of element 20 and zero from the output of element 21.

Величина кода пор дка Nn 10 означает при этом, что считывание произведено с компараторов 7.The code value of the order Nn 10 means at the same time that the reading is made from comparators 7.

Из рассмотренных режимов следует. что выходной код мантиссы всего АЦП снимаетс  с выхода шифратора 22. который в зависимости от величины входного сигнала передает выходной код набора компаратора либо младшей, либо средней, либо старшей ступеней усилени .From the considered modes follows. that the output code of the mantissa of the entire ADC is removed from the output of the encoder 22. Which, depending on the magnitude of the input signal, transmits the output code of the comparator set to either the lower, middle, or high gain levels.

Таким образом, работа АЦП в статике (dUex/dt 0), не отличаетс  принципиально от работы прототипа.Thus, the operation of the ADC in statics (dUex / dt 0) does not differ fundamentally from the operation of the prototype.

Принцип действи  устройства в дина- мике заключаетс  в следующем.The principle of operation of the device in dynamics is as follows.

Если схорость изменени  входного сигнала (по модулю) в момент считывани  мала (например, не превышает 1/4 от значени  Uon), то выбор ступени усилени  осуществ- л етс  только в зависимости от величины по модулю входного сигнала устройства.If the rate of change of the input signal (by modulus) at the moment of reading is small (for example, it does not exceed 1/4 of the value of Uon), then the gain level is selected only depending on the magnitude of the input signal of the device.

Если абсолютное значение скорости изменени  входного сигнала к момент считывани  значительна, в результате чего динамическа  погрешность младшей ступени усилени  значительно превышает погрешность квантовани  средней ступени, от компаратора 13 или компаратора 14 через элемент 19 поступает сигнал логической единицы, запрещающий считывание с блока 9 младшей ступени. В этом случае, в зависимости от уровн , считывание возможно либо с блока 8, либо с блока 7.If the absolute value of the rate of change of the input signal by the time of reading is significant, as a result, the dynamic error of the lower amplification level is much higher than the error of quantization of the middle level, the comparator 13 or comparator 14 receives a signal from the comparator 13, which prohibits reading from the lower level block 9. In this case, depending on the level, reading is possible either from block 8 or from block 7.

Если абсолютное значение (модуль) ско- рости в момент выборки велико (например, превышает предельно допустимое значение равное Uon и, следовательно, динамические погрешности младшей и средней ступеней значительно превышают полную погреш- ность старшей ступени усилени , то под действием выходных сигналов компараторов 12 и 13 или компараторов 14 и 15 (вIf the absolute value (modulus) of the velocity at the time of sampling is large (for example, it exceeds the maximum permissible value equal to Uon and, consequently, the dynamic errors of the junior and middle stages significantly exceed the total error of the senior amplification stage, then under the action of the output signals of the comparators 12 and 13 or comparators 14 and 15 (in

d UBX (t) , зависимости от знака скорости )d UBX (t), depending on the sign of speed)

логическа  единица с выхода элементов 18 и 19 запрещает считывание с блоков 9 и 8 и разрешает считывание только с блока 7. Тем самым, независимо от уровн  сигнала обеспечиваетс  считывание со ступени усилени , имеющей наименьшую полную погрешность.the logical unit from the output of elements 18 and 19 prohibits reading from blocks 9 and 8 and allows reading only from block 7. Thereby, regardless of the signal level, reading is obtained from the gain stage having the smallest total error.

Одной из типовых ситуаций изменени  Uax(t) в динамике  вл етс  случай, когда входное напр жение  вл етс  близким к синусоидальному (квазисинусоидальным), т.е.One of the typical situations of Uax (t) change in dynamics is the case when the input voltage is close to sinusoidal (quasi-sinusoidal), i.e.

UBX(t)UmSln2jrft (3),UBX (t) UmSln2jrft (3),

В соответствии с (2) на выходе дифференцирующего устройства 10 напр жение определ етс  соотношениемIn accordance with (2) at the output of the differentiating device 10, the voltage is determined by the ratio

УвыхЮ (t):si -2 TTRGf Umcos2 f t. (4) Uhih (t): si -2 TTRGf Umcos2 f t. (four)

Как видно из графиков на фиг,4, UBbixio(t) в различные моменты времени может быть как положительным (от ц до ta), так и отрицательным (от ta до ts). При этом амплитуда напр жени  УвыхЮ (t) есть функци  двух независимых параметров: амплитуды Um и частоты f.As can be seen from the graphs in FIG. 4, UBbixio (t) at different times can be either positive (from q to ta) or negative (from ta to ts). At the same time, the amplitude of the voltage OUT (T) is a function of two independent parameters: the amplitudes Um and the frequencies f.

В св зи с этим режимы работы АЦП в динамике выгл д т следующим образом. In this connection, the operation modes of the ADCs in dynamics are as follows.

Первый режим соответствует случаю, когда амплитуда Um люба , а частота f настолько низка , что динамические процессы не оказывают заметного вли ни  на величину полной погрешности. Амплитуда UBbixio(t) U mf мала при этом из-за малости сомножител  f. При этом сигнал логической единицы на выходах компараторов 12-15 отсутствует. Работа в этом режиме аналогична работе АЦП, соответствующей статике, т.е. когда UBx (t) const.The first mode corresponds to the case when the amplitude Um is any, and the frequency f is so low that dynamic processes do not have a noticeable effect on the magnitude of the total error. The amplitude UBbixio (t) U mf is small due to the small factor f. The signal of the logical unit at the outputs of the Comparators 12-15 is missing. Work in this mode is similar to the operation of the ADC corresponding to the statics, i.e. when UBx (t) const.

Во втором режиме амплитуда Um ма -т настолько, что несмотр  на то, что f может быть и велика, произведение Um на f мало, и величина ивыхю (t) также мала формула (4). Поэтому на выходах компараторов 12-15 логические нули и, следовательно, АЦП работает так же как в статике на младшей ступени усилени .In the second mode, the amplitude Um ma-t is so much so that, despite the fact that f may be large, the product of Um is small on f, and the value of output (t) is also small formula (4). Therefore, at the outputs of comparators 12-15, logical zeroes and, therefore, the ADC works in the same way as in statics at a lower level of amplification.

Третий (динамический) режим характе- ризуетс  тем, что произведение амплитуды Um на частоту f величина немала . В этом случае выходные сигналы логических схем АЦП (фиг.1) в соответствии с осциллограммами (фиг.5) выборки напр жений в такто- вых точках на выходах усилителей 1,2 и 3 и дифференцирующего устройства 10 принимают значени , указанные на фиг.5.The third (dynamic) mode is characterized by the fact that the product of the amplitude Um and frequency f is considerable. In this case, the output signals of the ADC logic circuits (Fig. 1), in accordance with the oscillograms (Fig. 5), the sampling of voltages at the clock points at the outputs of the amplifiers 1,2 and 3 and the differentiating device 10 take on the values indicated in Fig. 5 .

В момент t4 считывание происходит не с младшей ступени, а со средней, так как на выходе компаратора 13 и элемента 19 сигнал равен логической единице.At time t4, the reading does not occur from the lower stage, but from the middle, since at the output of the comparator 13 and element 19 the signal is equal to a logical one.

По сравнению с идеальной моделью АЦП, не имеющей динамической погрешности , считывание с более грубой средней сту- пени усилени , как в данном устройстве, в момент (фиг.5) приводит к увеличению погрешности в 4 раза. В прототипе в данной ситуации считывание происходит с младшей ступени с гораздо большей погрешно- стью. Так, согласно кодированной информации, приведенной на фиг 5Compared to an ideal ADC model that does not have a dynamic error, reading from a rougher average gain level, as in this device, at the time (Fig. 5) leads to an increase in error by 4 times. In the prototype in this situation, the reading occurs from a lower stage with a much larger error. So, according to the coded information shown in Fig 5

ДМ Мфакт- асч 101Ю-01111 0011DM Mfakt asch 101Yu-01111 0011

т.е. семь квантов младшей ступени. Но это в 7 раз больше, чем в идеальном АЦП.those. seven lower level quanta. But this is 7 times more than in an ideal ADC.

Таким образом, в известном устройстве погрешность в рассмотренной ситуации значительно больше, чем в данном устройстве , в результате чего и достигаетс  положительный эффект.Thus, in the known device, the error in the considered situation is much larger than in this device, as a result of which a positive effect is achieved.

В четвертом динамическом режиме и амплитуда, и частота входного сигнала близки к своим предельным значени м. Соответствующие этому случаю необходимые дл  рассуждений осциллограммы приведены на фиг.7, а значени  выходных сигналов схем фиг.1 приведены на фиг.8. Соответствие сигналов фиг.7 значени м логических сигналов на выходах узлов 12-15, 18 и 19 и сигналами перегрузки по уровню и по скорости (фиг.1) устанавливаетс  с помощью рассуждений, использованных при рассмотрении трех предыдущих динамических режимов . Всего же в АЦП возможно 9 режимов (статических и динамических)In the fourth dynamic mode, both the amplitude and frequency of the input signal are close to their limiting values. The oscillograms necessary for the reasoning in this case are shown in Fig. 7, and the output signals of the circuits of Fig. 1 are shown in Fig. 8. The correspondence of the signals of FIG. 7 to the values of the logical signals at the outputs of the nodes 12–15, 18, and 19 and the signals of level and speed overload (FIG. 1) is determined using the arguments used in considering the three previous dynamic modes. In total, there are 9 modes (static and dynamic) in the ADC.

Claims (1)

Формула изобретени Invention Formula Аналого-цифровой преобразователь, содержащий три усилител  с коэффициентами передачи соответственно 1,4 и 16, входы которых объединены и  вл ютс  входной шинОй, а выходы первого, второго и третьего усилителей соединены с соответствующими информационными входами первого, второго и третьего устройств выборки и хранени  сигналов, управл ющие входы которых  вл ютс  шиной управлени , три блока компараторов и шифратор, отличающий- с   тем что, с целью повышени  динамической точности, в него введены аналоговое дифференцирующее устройство, четвертое устройство выборки и хранени  сигнала, четыре компаратора, два элемента ИЛИ, два элемента ИЛИ/ИЛИ-НЕ и два элемента И, причем вход аналогового дифференцирующего устройства  вл етс  входной шиной, а выход соединен с входом четвертого устройства выборки и хранени  сигнала, выход которого соединен с пр мыми входами первого и второго компараторов и инверсными входами третьего и четвертого компараторов , инвертирующие входы первого и второго компараторов и пр мые входы третьего и четвертого компараторов  вл ютс  соответственно первой, второй, третьей и четвертой шинами опорного напр жени , выходы первого и четвертого компараторов соединены соответственно с первыми и вторыми входами первого элемента ИЛИ, выходы второго и третьего компараторов соединены соответственно с первым и вторым входами второго элемента ИЛИ, выход первого элемента ИЛИ соединен с первым входом первого элемента ИЛИ/ИЛИ-НЕ, выходыAn analog-to-digital converter containing three amplifiers with transmission coefficients of 1.4 and 16, respectively, the inputs of which are combined and input bus, and the outputs of the first, second and third amplifiers are connected to the corresponding information inputs of the first, second and third signal sampling and storage devices , the control inputs of which are the control bus, three blocks of comparators and an encoder, characterized in that, in order to increase the dynamic accuracy, an analog differentiating device is inserted into it, a fourth signal sampling and storage device, four comparators, two OR elements, two OR / OR-NOT elements, and two AND elements, the input of the analog differentiator being the input bus and the output connected to the fourth signal sampling and storage device connected to the direct inputs of the first and second comparators and the inverse inputs of the third and fourth comparators, the inverting inputs of the first and second comparators and the direct inputs of the third and fourth comparators are respectively The first, second, third and fourth tires of the reference voltage, the outputs of the first and fourth comparators are connected respectively to the first and second inputs of the first OR element, the outputs of the second and third comparators are connected respectively to the first and second inputs of the second OR element, the output of the first OR element is connected to the first input of the first element OR / OR-NOT, the outputs первого, второго и третьего устройств выборки и хранени  сигналов соединены с соответствующими первыми входами первого, второго и третьего блоков компараторов , вторые и третьи входы первого, второго и третьего блока компараторов  вл ютс  соответственно п той и шестой шинами опорного напр жени , при этом второй вход первого элемента ИЛИ/И ЛИНЕ соединен с выходом Перегрузка по уровню второго блока компараторов, выход второго элемента ИЛИ соединен с первым входом второго элемента ИЛИ/ ЛИ-НЕ, второй вход которого соединен с выходом Перегрузка по уровню TpeTf го блока компараторов, инверсный выхг , второго элемента ИЛИ/ИЛИ-НЕ со- еди ен с соответствующими входами Разрешени  считывани  с младшей ступени шифратора, а пр мой выход соединен с пер- выми входами первого и второго элементовThe first, second, and third signal sampling and storage devices are connected to the corresponding first inputs of the first, second, and third comparators; the second and third inputs of the first, second, and third comparators are the fifth and sixth reference voltage buses, respectively; the first element OR / AND LINE is connected to the output Overload level of the second block of comparators, the output of the second element OR is connected to the first input of the second element OR / LI-NOT, the second input of which is connected to the output Per Booting by level comparators TpeTf th block, inverse vyhg, second OR / NOR co edi ene with respective read enable input with the lowest stage of the encoder, and a direct output connected to per- Vym inputs of said first and second elements И, пр мой выход первого элемента ИЛИ/ИЛИ-НЕ соединен с вторым входом первого элемента И, а инверсный выход соединен с вторым входом второго элемента И, выход первого элемента И соединен с соответствующими входами Разрешени  считывани  со старшей ступени шифратора и  вл етс  шиной Старший разр д кода пор дка, выход второго элемента И соединен с соответствующими входами Разрешени  считывани  со средней ступени шифратора и  вл етс  шиной Младший разр д кода пор дка, информационные выходы первого, второго и третьего блоков компараторов соединены соответственно с первой, второй и третьей группой информационных входов шифратора, выходы которого  вл ютс  шиной кода мантиссы, управл ющий вход четвертого устройства выборки и хранени  сигнала  вл етс  шиной управлени .And, the direct output of the first element OR / OR-NOT is connected to the second input of the first element AND, and the inverse output is connected to the second input of the second element AND, the output of the first element AND is connected to the corresponding inputs of the read resolution from the upper stage of the encoder and is the bus Senior the code bit of the order, the output of the second element I is connected to the corresponding inputs of the read resolution from the middle stage of the encoder and is a bus; The low bit of the code of the order is the information outputs of the first, second and third blocks of the comparators oedineny respectively with the first, second and third group of information inputs of the encoder, the outputs of which are bus mantissa code control input of the fourth sample and storage device is a control bus signal. Фиг 2Fig 2 Фиг.ЗFig.Z кto - „«- „“ па na I X t. I X t. /,fs/, fs Wi «)Wi ") Илыхг (Cf)Illyhg (Cf) «)") Н сцщенмаH schenma UeuxiO -Vo«UeuxiO -Vo " #J6.# J6. ,, -iУ--V-{ - --iU - V- {- - -Ve(.-Ve (. 4ЪЬ 4b «IR7"IR7 Фиг. 6FIG. 6 J t ;--J t; - л l Фиг. 8FIG. eight