SU1674255A2 - Запоминающее устройство - Google Patents
Запоминающее устройство Download PDFInfo
- Publication number
- SU1674255A2 SU1674255A2 SU894723839A SU4723839A SU1674255A2 SU 1674255 A2 SU1674255 A2 SU 1674255A2 SU 894723839 A SU894723839 A SU 894723839A SU 4723839 A SU4723839 A SU 4723839A SU 1674255 A2 SU1674255 A2 SU 1674255A2
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- input
- trigger
- register
- elements
- Prior art date
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
Изобретение относитс к области автоматики и вычислительной техники. Цель изобретени - повышение достоверности работы. Запоминающее устройство содержит счетчик, элементы И, элементы ИЛИ, триггеры, элементы задержки, инверторы, регистр сдвига, схемы сравнени , дополнительные регистры, сумматор, регистр адреса, шину тактовых импульсов, шину начальной установки, шину записи, адресную шину, вход задани тестового режима, первый и второй выходы устройства, сигнальный выход устройства. В устройстве по вл етс возможность проконтролировать всю хран щуюс в регистре сдвига информацию, а также процесс выполнени операции сдвига. 2 ил.
Description
(Л
С
Изобретение относитс к автоматике и вычислительной технике и касаетс усовершенствовани устройства по авт. св. № 1280454.
Цель изобретени - повышение достоверности работы.
На фиг.1 приведена функциональна схема запоминающего устройства; на фиг.2 - пример сжатой последовательности.
На схеме (фиг.1) обозначены: счетчик 1, элементы И 2-7, элементы ИЛИ 8-11. триггеры 12-13, элементы 14-17 задержки, инверторы 18-19. регистр 20 сдвига, схемы 21-22 сравнени , дополнительные регистры 23-24, сумматор 25, регистр 26 адреса, шина 27 тактовых импульсов, шина 28 начальной установки, шина 29 записи, адресна шина 30, инверторы 31-32, группа элементов И 33, триггеры 34-35, элемент И 36, элемент ИЛИ 37, элемент 38 задержки, вход 39 задани тестового режима, первый
40 и второй 41 выходы устройства, сигнальный выход 42 устройства.
Устройство может работать в двух режимах - автоматическом и тестовом. В автоматическом режиме предлагаемое устройство работает следующим образом.
По сигналу Начальна установка по шине 28 устанавливаютс в нулевое состо ние триггеры 13, 12 и триггеры 34,35. Адрес числа записываетс в регистр 26 и поступает на счетчик 1. Единичные выходы всех разр дов счетчика Т подключены к входам элемента ИЛИ 8, а разр ды с К-го по самый старший - к входам элемента ИЛИ 11. Единичный сигнал на выходе элемента ИЛИ 11 по витс тогда, когда содержимое счетчика 1 будет больше 1/2, а на выходе элемента ИЛИ 8 - когда адрес в счетчике 1 не равен нулю. Сигнал с элемента ИЛИ 11 переводит триггер 13 в единичное состо ние, а единичный сигнал с выхода элемента ИЛИ 8 через
О
ю
СП
ел
ю
элемент ИЛИ 10 подтверждает нулевое со- сто ние триггера 12, открывает по одному входу элемент И 2 и поступает на инвертор 31, закрыва по одному из входов элемент И 3. Наход щийс в нулевом состо нии триггер 34 единичным сигналом с нулевого выхода открывает по одному из входов элемент И 36. Тактовые импульсы с выхода 27 проход т через открытый элемент И 36, элемент ИЛИ 37 и через открытый элемент И 2, воздейству на элемент И Л И 9 и элемент 16 задержки. По первому тактовому импульсу (ТИ), снимаемому с элемента ИЛИ 9, с одер- жимое регистра 20 сдвига сдвигаетс на один разр д влево (сдвиг по кольцу), а пер- вый ТИ, задержанный в элементе 16 задержки на врем , равное времени срабатывани одного триггера регистра 20 сдвига, уменьшает содержимое счетчика 1 на единицу. В регистре 20 информаци хранитс в сжатом виде, заноситс в него пек шине 29 записи. В качестве адреса числа используетс его номер в сжатой последовательности . Так, например, в устройстве хранитс сжата последовательность из19следующихчисел:
1,2,3,4,6,7,8,9,10,12,16,17,19,20,21,24,26,15, 29{фиг.20). Упаковка чисел в сжатую последовательность осуществл етс при помощи ЭВМ по специальной программе.
При занесении сжатой последователь- мости в сдвиговый регистр 20 одновременно в дополнительный регистр 23 записываетс число, соответствующее нулевому адресу в последовательности (11101), а в регистр 24 - младшие разр ды сжатой информации.
Пусть на счетчик 1 поступает адрес 01010, тогда после первого сдвига содержимое регистра 20 сдвига станет
1101010010001000011111
(сдвиги по кольцу в обе стороны), а содержимое счетчика - 01001. После первого сдвига на схеме 21 сравнени осуществл етс сравнение содержимого старших разр дов (в нашем случае 11()10)ссодержимым регистра 23 - эти значени не равны. Следовательно , на выходе схемы 21 сравнени будет код нул , а на выходе инвертора 19 - единицы. Однако элемент ы И 4 и 5 закрыты, так как триггер 12 находитс в нулевом со- сто нии. Аналогичные действи происход т при поступлении на вход элемента И 36 до 10-го ТИ. Содержимое сдвигового регистра 20 сдвигаетс при этом на 10 разр дов влево и становитс равным
10001000011111110101001, а содержимое счетчика 1 - нулю.
Это признак конца поиска нужной информации . Выдача найденного из сдвигового регистра 20 осуществл етс следующим образом.
Нулевой сигнал с выхода элемента ИЛИ
8закрывает элемент И 2, прекраща дальнейший сдвиг последовательности в регистре 20 сдвига, и приводит к образованию единичного сигнала на выходе инвертора 31. Так как триггер 12 в нулевом состо нии, то по 11 -му ТИ на выходе элемента ИЗ образуетс единичный сигнал, по которому осуществл етс выдача найденного числа 10001 из п ти старших разр дов сдвигового регистра 20 на сумматор 25. Этот же сигнал с элемента И 3 через элемент 14 задержки устанавливает триггер 12 в единичное состо ние . Этим самым даетс разрешение на возврат сжатой последовательности в регистре 20 сдвига в исходное состо ние. Дл этой цели служат элементы И 4,5, инвертор 19, схема 21 сравнени и триггер 13. Триггер 13 указывает направление сдвига сжатой последовательности дл возвращени ее в исходное состо ние кратчайшим путем, В частности, если триггер 13 в нулевом состо нии , то ТИ проход т через элемент И 5 и сдвиг выполн етс слева направо по кольцу; если триггер 13 в единичном состо нии, то ТИ поступают на сдвиговый регистр 20 через открытый элемент И 4, элемент ИЛИ
9и сдвиг осуществл етс справа налево тоже по кольцу. В обоих случа х сдвиг продолжаетс до тех пор, пока в старших разр дах регистра 20 сдвига не окажетс число с нулевым адресом. А так как такое же число хранитс в регистре 23, то на выходе схемы 21 сравнени по витс единичный сигнал, а на выходе инвертора 19 - код нул . Совпадение старших разр дов последовательности и информации в регистре 23 свидетельствует о том, что сжата информаци возвращена в исходное состо ние, и можно утверждать, что в старших разр дах переписана правильно. Проверка остальных разр дов последовательности осуществл етс при помощи регистра 24 и схемы 22 сравнени . Единичный сигнал со схемы 21 сравнени разрешает работу схемы 22 сравнени . Если разр ды совпадают, то на выходе схемы 22 сравнени по вл етс единичный сигнал, который через инвертор 18 поступает на вход элемента И 6, на второй вход через элемент 15 задержки подаетс код нул . С выхода элемента И 6 выдаетс сигнал, который запрещает работу элементов И 4, 5, т.е. прекращает сдвиг сжатой последовательности в регистре 20 сдвига . Одновременно запрещающий сигнал через элемент 17 задержки поступает на второй вход элемента И 7, а с его выхода - на первый вход блока визуального контрол
сжатой информации, где подтверждает нулевое состо ние триггера 35, которое индицируетс , показыва верность информации в регистре 20. Кроме того, код нул с выхода элемента И 6 через элемент НЕ 32 поступает на второй вход регистра 26 адреса, разреша запись очередного адреса. Таким образом, регистр 26 обеспечивает временную синхронизацию работы элементов запоминающего устройства с работой системы, обеспечивающей выработку адреса и выдачу его в счетчик 1,
Как следствие искажени информации в регистре 20 сдвига может возникнуть ситуаци , когда сравнени кодов в схемах 21 и 22 сравнени не произойдет, т.е. не выработаютс единичные сигналы на выходах схем 21 и 22 сравнени . При этом высокий потенциал на втором входе элемента И 7 разрешает прохождение через него единичного сигнала с выхода элемента И 3 при нулевом адресе счетчика. Единичный сигнал поступает на вход триггера 35, устанавлива его в единичное состо ние, которое индицируетс на схеме индикации, показыва наличие ошибки в сжатой последовательности. Дл определени этой ошибки служит тестовый режим устройства. Тестовый режим запускаетс синхроимпульсом, поступающим на вход 39. Этот единичный сигнал устанавливает триггер 34 в единичное состо ние , тем самым закрыва элемент И 36. Одновременно с этим единичный сигнал с входа 39 поступает через элемент 38 задержки , служащий дл задержки сигнала на врем срабатывани триггера 34, на вход элемента ИЛИ 37 и с его выхода - на вход элемента И 2, а единичный сигнал с триггера 34 - на вход элементов И 33, подключа выход регистра 20 сдвига дл визуального контрол с выхода 41.
С приходом импульса на вход элемента И 2 вновь осуществл етс сдвиг кода в регистре 20.
По следующему синхроимпульсу последовательность , хран ща с в сдвиговом регистре 20, сдвигаетс еще на один разр д и т.д. При этом содержимое регистра 20 индицируетс , так как единичное состо ниетриггера 34 открывает элементы И 33, на вторые входы которых поступают соответствующие им разр ды регистра 20 сдвига.
Таким образом по вл етс возможность проконтролировать всю хран щуюс
Claims (1)
- в регистре 20 сдвига информацию, а также процесс выполнени операции сдвига. Формула изобретени Запоминающее устройство по авт. св. № 1280454, отличающеес тем, что, сцелью повышени достоверности в работе, в него введены группа элементов И, одни входы которой соединены с выходами регистра сдвига, выходы группы элементов И вл ютс вторыми выходами устройства,третий триггер, вход установки в единичное состо ние которого соединен с входом п того элемента задержки и вл етс входом задани тестового режимэ устройства, пр мой выход третьего триггера соединен сдругим входом группы элементов И, четвертый элемент задержки, вход которого соединен с выходом п того элемента И, шестой элемент И, входы которого соединены соответственно с выходом второго элемента И ичетвертого элемента задержки, четвертый триггер, вход установки в единичное состо ние которого соединен с выходом шестого элемента И, пр мой выход четвертого триггера вл етс сигнальным выходом устройства , седьмой элемент И, один вход которого соединен с тактирующим входом устройства, другой вход - с инверсным выходом третьего триггера, п тый элемент ИЛИ, входы которого соединены соответственно с выходами седьмого элемента И и п того элемента задержки, выход п того элемента ИЛИ соединен с другим входом первого элемента И./ 1 W10100110DOWOW ////
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894723839A SU1674255A2 (ru) | 1989-07-26 | 1989-07-26 | Запоминающее устройство |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894723839A SU1674255A2 (ru) | 1989-07-26 | 1989-07-26 | Запоминающее устройство |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1280454A Addition SU276800A1 (ru) | Цепной конвейер для длиномерных грузов |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1674255A2 true SU1674255A2 (ru) | 1991-08-30 |
Family
ID=21463282
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU894723839A SU1674255A2 (ru) | 1989-07-26 | 1989-07-26 | Запоминающее устройство |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1674255A2 (ru) |
-
1989
- 1989-07-26 SU SU894723839A patent/SU1674255A2/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1280454, кл.С 11 С 11/00, 1986. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH0323871B2 (ru) | ||
KR920007349A (ko) | 디지틀 펄스 처리장치 | |
SU1674255A2 (ru) | Запоминающее устройство | |
US4578666A (en) | Method of comparing data with asynchronous timebases | |
US5045999A (en) | Multi-function timing sequencer for different speed main storage units | |
JPS5835284B2 (ja) | デ−タバスチェック方式 | |
SU1564628A1 (ru) | Устройство дл имитации отказов и сбоев ЭВМ | |
JPH0455774A (ja) | 同期型ff間のオーバディレイテスト方式 | |
SU1218386A1 (ru) | Устройство дл контрол схем сравнени | |
JPS6051729B2 (ja) | 複合ラッチ回路 | |
SU1280454A1 (ru) | Запоминающее устройство | |
SU1275548A1 (ru) | Устройство дл контрол интегральных микросхем оперативной пам ти | |
SU1619279A1 (ru) | Устройство дл имитации неисправностей | |
JP2667702B2 (ja) | ポインタリセット方式 | |
RU2030784C1 (ru) | Устройство для поиска перемежающихся неисправностей в микропроцессорных системах | |
SU1425682A1 (ru) | Устройство дл тестового контрол цифровых узлов | |
SU1302325A1 (ru) | Устройство дл контрол оперативной пам ти | |
SU1488809A1 (ru) | Устройство для имитации сбоев * и неисправностей цифровой вычислительной машины | |
SU1180888A1 (ru) | Микропрограммное устройство управлени | |
SU1501067A2 (ru) | Устройство дл контрол хода микропрограмм | |
SU1642470A1 (ru) | Устройство дл контрол дискретных объектов | |
RU1830535C (ru) | Резервированное устройство дл контрол и управлени | |
SU966687A1 (ru) | Устройство дл сопр жени | |
SU1182526A1 (ru) | Система дл контрол и испытаний блоков пам ти бортовых ЭВМ | |
JPS6054628B2 (ja) | 論理回路自動検査装置 |