SU1218386A1 - Устройство дл контрол схем сравнени - Google Patents

Abstract

Изобретение относитс  к области автоматики и вычислительной техники. Цель изобретени  - повьшение достоверности контрол . Устройство содержит блок пам ти, регистр микрокоманд , мультиплексор, регистр адреса, триггер, генератор тактовых импульсов , два регистра сдвига, элемент сравнени , контролируемую схему сравнени , блок анализа, два элемента И, два элемента Ш1И-НЕ, три элемента И. Устройство осуществл ет проверку схемы сравнени  в четырех режимах. В первом режиме на первую группу входов схемы сравнени  подаетс  число Л 0, а на другую при помощи регистра сдвига число В ,в котором единица присутствует только в одном разр де. Во втором режиме контрол  подаетс  число, содержащее единицу в разр дах Л, а на другой вход число, в котором единица содержитс  в предпоследнем разр де, и так далее, до тех пор, пока эта единица не перепишетс  в первый разр д регистра сдвига. В этом режиме провер етс  равенство А В всех входов Qi Ь, . Третий и четвертый режимы эквивалентны первому и второму. За счет последовательного контрол  реализуетс  минимальна  совокупность проверок, обес- печиЬающих контроль всех цепей формировани  сигналов .Л..В,А в, 5 ил. i (Л С

Description

1

1 зобретение относитс  к автоматик и вычислительной технике и может быть использовано при реализации средств тестового диагностировани  блоков дискретной техники.

Целью изобретени   вл етс  повы- 1ление достоверности контрол .

На фиг. 1 приведена функциональна  схема предлагаемого устройства; на фиг. 2 - временна  диаграмма работы генератора тактовых импульсов .

Устройство дл  контрол  схем сравнени  (фиг. 1) содержит контролируемую схему 1 сравнени , блок пам ти 2, регистр 3 адреса, регистр 4 микрокоманд, регистры 5,6 сдвига, триггер 7, генератор 8 тактовых импульсов , мультиплексор 9, элемент Ю срапЕгенп , блок 11 анализа, со- дер шщий элемент И-ИЛИ НЕ 12, элементы ИЛИ 13, 14; элементы И 15, 16, элементы tl 17, 18, элементы ШШ 19, 20, пход.. пуска 21, выход ошибки устройства 22, первьй-четвертый выходы 23-26, блока пам ти, первьш-де- в т)1й выходы 27-35 регистра 4 микрокоманд , первьй-третий выходы 36- 33 схемы сравнени , выходы 39-41 старшего разр да регистра 5, младшего и старшего разр дов регистра 6 соответственно, выходы 42-44 генератора 3 тактовых импульсов (выходы пол  адреса блока пам ти 23, признака модификации адреса 24, признака следующего адреса микрокоманды 25, выход 26 пол  управлени , выход 27 признака сброса первого регистра сдвига, выход 28 признака разрешени выход 29 признака сравнени , выход 30 признака сброса второго регистра сдвига, выход 31 признака разрешени , выход 32 признака несравнени , выход 33 признака анализа, выходы признака кода логических условий 34, признака конца контрол  35, выход Неравно 36, выход Равно 37, выход Неравно 38, выходы старшего разр да, выходы младшего и . старших разр дов регистров 5 и 6, соответственно 39-41, выходы 42,44 генератора тактовых импульсов Устройство работает следующим образом .

В исходном состо нии все элементы пам ти устройства наход тс  в нулевом состо нии. На фиг. 1 цепи установки в исходное состо ние усло но не показаны.

83862

Устройство осуществл ет проверку схемы 1 сравнени  последовательно в следующих режимах.

Первьй режим. На первый вход

схемы 1 подаетс  число А О, ас помощью регистра 6 сдвига последовательно формируютс  и подаютс  на второй вход схемы 1 числа В-содержащие единицу только в одном разр 0 де от до .В результате выполнени  этого режима провер етс  работоспособпость и правильность реакции схемы 1 на единичный сигнал по всем входам числа В .

s Второй режим. На вход В схемы 1 задаетс  число, содержащее единицу в старшем разр де ( DV,. 1), а на вход А последовательно пода- , ютс  числа, содержащие единицу

0 в разр дах a,.,.,c. После этого на вход В задаетс  число с -1, а на вход А последовательно задаютс  числа, содержащие единицу в разр дах 1, cia, . . . , (и так далее

5 по b 1 1 и ). В результате выполнени  этого режима провер етс  правильность формировани  схемой 1 сигнала А В дл  всех входов , i 1 п и правильность

0 формировани  схемой 1 сигнала дл  всех пар разр дов Bj , Q ; , i 1, п, aj 1, i. Это позвол ет эффективно проверить работоспособность цепей блокировки младших разр дов старшими по всем входам схемы 1.

Третий режим. Этот режим полностью эквивалентен первому режиму. На вход схемы 1 подаетс  число В - О, а на вход Д последовательно зада- ютс  числа, содержащие о т- , -i- 1,...,Q(-,- 1. В результате выполнени  этого режима провер етс  работоспособность всех цепей формировани  сигнала А В схемы 1 по всем входам числа А .

Четвертый режим. Этот режим эквивалентен второму режиму контрол . Отличие состоит в том, что дл  каждого числа А , содержащего одну единицу (а, 1, а. 1,..., а -1), последовательно формируютс  числа В, содержащие единицу в разр дах bj, j 1, i, если а| 1. Благодар  выполнению этого режима провер етс  работоспособность цепей формировани  сигнала А В схемой 1 и работоспособность цепей блокировки старшими разр дами младших при формировании сигнала по всем входам схемы 1

5

5

0

5

Последовательный контроль схемы 1 с помощью предлагаемого устройства обеспечивает существенное повьшение достоверности результатов контрол  при высоком быстродействии за счет реализации минимальной совокупности проверок, обеспечивающих контроль всех цепей формировани  сигналов , А ,а также цепей блокировки младших разр дов старшими.

В табл. 1 представлена таблица кодов чисел А и В , последовательно подаваемых на входы схемы 1, при реализации первого-четвертого режимов контрол  (при п 4).

Рассмотрим функционирование устроства в перечисленных режимах.

По сигналу Пуск, поступающему на вход 21 устройства, триггер 7 устанавливаетс  в единичное состо ние и запускает генератор 8 тактовых импульсов, который начинает формировать последовательности синхроимпульсов .

На выходе 35 регистра 4 микрокоманд присутствует нулевой код, поэтому выходной сигнал мультиплексора 9 равен единице, и элемент И 18 открыт . Первьш синхроимпульс с выхода 42 генератора 8 тактовых импульсов поступает на шестой вход блока 11 анализа, который осуществл ет контроль правильности работы схемы 1 на числах Л В 0. Одновременно этот синхроимпульс проходит на вход синхронизации регистра 3 адрес по его заднему фронту в регистр 3 адреса записываетс  адрес первой микрокоманды, который хранитс  в  чейке с нулевым адресом. В результте этого перва  микрокоманда считываетс  из блока пам ти 2. По заднему фронту второго синхроимпульса с выхода 43 генератора 8 тактовых импульсов ее микрооперационна  част и код провер емого логического услови  записываютс  в регистр 4 микрокоманд. В результате этого устройство переходит в первьй режим контрол .

На выходе 32 регистра 4 микрокоманд по вл етс  единичный сигнал, которьй открывает элемент И 16, на который последовательно подаютс  импульсы с выхода 44 генератора 8 тактовых импульсов. В результате этого в младший разр д регистра 6 сдвига записываетс  единица, котора

25

218386

последовательно сдвигаетс  в сторону старшего разр да. При каждом положении единицы в регистре 6 сдвига на шестой вход блока 11 анализа

5 подаетс  синхроимпульс с выхода 42 генератора 8 тактовых импульсов, который следует каждьй раз после импульса на выходе 44 генератора 8 тактовых импульсов (см. фиг. 2). В

10 результате этого осуществл етс  проверка исправности схемы 1 в первом режиме контрол  по всем разр дам входа В . Код логических условий, поступающий на мультиплексор 9, ключает выход 41 регистра 6 сдвига к ВХОДУ) элемента И 18. Поэтому до тех пор, пока единица в регистре 6 не достигнет его старшего разр да, в регистр 3 адреса не запишетс  адрес

20 следующей микрокоманды..

После по влени  единицы в старшем разр де регистра 6 сдвига элемент И 17 откроетс , и очередной импульс с выхода 42 генератора 8 тактовых импульсов запишет в регистр 3 адреса, адрес следующей микрокоманды, а ее операционна  часть с кодом логических условий по синхроимпульсу с выхода 43 генератора 8 тактовых импульсов запишетс  в регистр 4 микрокоманд. В результате этого устройство перейдет во второй режим контрол .

На выходе 29 регистра 4 микрокоманд по витс  единичный сигнал, который откроет элемент И 15, ив младший разр д регистра 5 сдвига запишетс  единица, котора  будет последовательно сдвигатьс  в сторону старшего разр да до тех пор, пока не достигнет его (А В). В каждом такте по синхроимпульсу с выхода 42 генератора 8 тактовых импульсов будет производитьс  контроль правильности работы схемы 1 блоком 11 анализа . Код логического услови  настроит мультиплексор 9 таким образом, что к входу элемента И 18 будет подключен элемент 10 сравнени . Поэтому очередной тактовый импульс пройдет

50 на вход синхронизации регистра 3 только при кодах чисел А. В 1000. ...0. По этому Импульсу из блока пам ти 2 будет считана очередна  микрокоманда, и на выходах 27,

55 31, 32 регистра 4 микрокоманд по в тс  единичные сигналы. По этим сигналам регистр 5 сдвига сброситс  в ноль, а в регистре 6 сдвига

30

35

40

45

единица из старшего (п го) разр да сдвинетс  в (п - 1)-й разр д (обратный сдвиг). После этого по следующей паре синхроимпульсов с вы- хода 42 и 43 генератора 8 тактовых импульсов будет считана очередна  микрокоманда, на выходе 29 регистра 4 микрокоманд по витс  единичный сигнал, и цикл проверки схемы 1 повторитс  до совпадени  кодов А 6 010..,0.

При А В в регистр 4 микрокоманд будет считана микрокоманда проверки логического услови  Ь 1; дл  чего с помощью мультиплексора 9 к входу элемента И 18 будет подключе выход триггера 7 (константа 1), а на выходе 24 блока пам ти 2 будет сформирован единичный сигнал, которьй откроет элемент И 17, разрешающий модификацию адреса значением младшег разр да регистра 6 (выход 40). При bi О модификации не будет, в регистр 4 микрокоманд вновь будет счи- тана микрокоманда сброса- регистра 5 и сдвига на единицу вправо содержимого регистра б сдвига, и цикл работы устройства повторитс . Так будет продолжатьс  до тех пор, пока не будет получено равенство А -6

00001, т.е. единица в регистре

6 сдвига не достигнет младшего разр да . После этого произойдет модификаци  адреса следующей микрокоманды единичным значением младшего разр да регистра б сдвига, и устройство вьй- дет из цикла (см. фиг. 1). В регистр

4микрокоманд будет считана очередна микрокоманда сброса регистра б сдвига , а затем микрокоманда сдвига еди ницы в регистре 5 сдвига. Устройство перейдет в третий режим контрол .

Работа устройства контрол  в третьем и четвертом, режимах аналогична его работе в первом и втором режимах соответственно. Отличие состоит в том, что функции регистра

5сдвига в этих режимах вьтолн ет регистр б сдвига и наоборот соответственно микрокоманды, считываемые в этих режимах, содержат микрооперации , инверсные предьщущим.

По окончании четвертого режима Контрол , который будет также характеризоватьс  условием А В О 0. ..01, в регистр 4 микрокоманд бу- дет считана микрокоманда, содержаща  микрооперацию конец работы. На выходе 34 регистра 4 микрокоманд по витс  единичный сигнал, который, пройд  через элемент ПЛИ 19, возвратит триггер 7 Б исходное состо ние, и работа устройства прекратитс .

Если в каком-либо такте работы устройства блок 11 анализа обнаружит неправильную работу контролируемой схемы 1 сравнени , на его выходе по витс  единичный сигнал, который остановит работу устройства,(сбросит триггер 7) и пройдет на выход 22 устройства, сигнализиру  о неправильном функционировании схемы 1.

В табл. 2 приведен один из возможных вариантов прошивки блока пам ти 2 дл  реализации всех четырех режимов контрол .

Как следует из табл. 2 содержимое  чеек пам ти блока 2 не зависит от разр дности провер емых схем 1 и занимает весьма небольшой объем пам ти.

Claims (1)

1. Формула изобретени 

   Устройство дл  контрол  схем сравнени , содержащее контролируемую схему сравнени , первый и второй регистры сдвига, триггеры, генератор тактовых импульсов yi блок анализа , причем вход пуска устройства соединен с единичным входом триггера , выход которого соединен с входом пуска генератора тактовых импульсов, группы выходов первого и второго регистров сдвига соединены с первой и второй группами информационных входов контролируемой схемы сравнени выход Равно и два выхода Неравно которой соединены с первым, вторым и третьим входами блока анализа соответственно выход которого  вл етс  выходом ошибки устройства, о т- л и ч а ю щ е е с   тем, что, с целью повьппени  достоверности контрол  (, оно содержит блок пам ти, регистр адреса, регистр микрокоманд, мультиплексор, элемент сравнени , первьй и второй элементы ИЛИ-НЕ, первый, второй, третий и четвертьй элементы И, первый и второй элементы ИЛИ, причем выходы признаков сброса регистра микрокоманд соединены с входами сброса первого и второго регистров сдвига соответственно, выходы признаков разрешени  регистра микрокоманд соединены с входами

   записи первого и второго регистров сдвига соответственно, группы выходо первого и второго регистров сдвига за исключением выходов младших разр дов , соединены с первой и второй группами информационных входов элемента сравнени  и с группами входов первого к второго элементов ИЛИ-НЁ соответственно, выход признака сравнени  регистра микрокоманд соединен с первым входом первого элемента И, выход которого соединен с входом синхронизации первого регистра сдвига, выход признака несравнени  регистра микрокоманд соединен с первым входом второго элемента И, выход которого соединен с входом синхронизации второго регистра сдвига , информационные входы первого и второго регистров сдвига соединены с выходами первого и второго элементов ШШ-НЕ соответственно первый выход генератора тактовых импульсов соединен с входом синхронизации регистра микрокоманд,второй выход генератора тактовых импульсов соединен с вторыми входами первого и второго элементов И, выходы пол  адреса блока пам ти и выход первого элемента ИЛИ соединены с информационными входами регистра адрес вход синхронизации которого соединен с выходом третьего элемента И, выход адреса соединены с адресными входами блока пам ти, выходы пол  управле- НИН которого соединены с информационными входами регистра микроко

   0000 0001 0010 0100 1000

   0001 0010

   1000 1000

   0

   5

   о

   5

   0

   манд, группа выходов признака кода логических условий которого соединена с группой управл ющих входов мультиплексора, выход которого соединен с первым входом третьего элемента И, выход признака следующего адреса микрокоманды блока пам ти соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом четвертого элемента И, первый вход которого соединен с выходом признака модификации адреса блока пам ти, выход старшего разр да второго регистра сдвига соединен с вторым входом четвертого элемента И и первым информационным входом мультиплексора, выход старшего разр да первого регистра сдвига соединен с вторым информационным входом мультиплексора, вход управлени  которого соединен с выходом триггера, третий информа- ционньй вход мультиплексора соединен с выходом Равно элемента сравнени  и с четвертым входом блока анализа, выход блока анализа соединен с первым входом второго элемента ИЛИ, выход которого соединен с нулевым входом триггера, второй вход второго элемента ИЛИ соединен с выходом признака конца контрол  регистра микрокоманд, выход признака айализа которого соединен с п тым входом блока анализа, шестой вход которого соединен с третьим выходом генера- тора тактовых импульсов и с вторым входом третьего элемента И.

   Таблица 1

   А В А В

   I

   0100 1000 0000 0001 0010 0100 0000 0001 0010 0000 . 0001 0001 001.0

   II0100 1000

   1000 1000 1000

   1000

   0100 0100

   V0100

   0010 0010

   1000 1000 0100 0100 0100 0100 0010 0010 0010 0001 .0001 0000 0000 0000 0000

   0001 0010 0100

   1000

   0000 . 0001

   0100

   0000 0001

   А Б

   А- в

   А в

   А в

   А в

   А. в

   А в

   А в

   в

   А- в

   в

   А в

   А в

   А в

   А В

   А; В

   А в

   А В

   А В

   А В

   А В

   А В

   Продолжение табл. I

   1 1

   1 1

   1 1

   1 1

   1 1

   1 1 1

   1 1

   1 1

   1 1 1

   1 1

   Таблица2