SU1667268A1 - Device for preliminary synchronization - Google Patents

Abstract

Изобретение относитс  к импульсной технике. Цель изобретени  - повышение точности синхронизации временных соотношений информационных и тактовых импульсов. Устройство предварительной синхронизации содержит D-триггеры 1, 10 и 11, элементы И 6 и 7. Цель достигаетс  введением формирователей 2 и 3 импульсов, элементов ИЛИ 4, 5 и 12 и RS-триггеров 8 и 9, с помощью которых осуществл етс  предварительна  обработка потенциально-импульсной информации. 1 ил.The invention relates to a pulse technique. The purpose of the invention is to improve the accuracy of synchronization of the time ratios of information and clock pulses. The pre-synchronization device contains D-triggers 1, 10 and 11, elements AND 6 and 7. The goal is achieved by introducing impulses 2 and 3 pulses, elements OR 4, 5 and 12 and RS-triggers 8 and 9, with the help of which the preliminary processing is carried out potential impulse information. 1 il.

Description

Изобретение относится к импульсной технике и может быть использовано в системах предварительной обработки потенциально-импульсной кодовой информации.The invention relates to a pulse technique and can be used in systems for the preliminary processing of potentially pulse code information.

Цель изобретения - повышение точности синхронизации временных соотношений информационных и тактовых импульсов.The purpose of the invention is to improve the accuracy of synchronization of the temporal relationships of information and clock pulses.

На чертеже представлена структурная электрическая схема устройства предварительной синхронизации.The drawing shows a structural electrical diagram of a device for pre-synchronization.

Устройство предварительной синхронизации содержит первый D-триггер 1. первый формирователь 2 импульсовы, второй формирователь 3 импульсов, первый элемент ИЛИ 4, второй элемент ИЛИ 5, первый элемент И 6, второй элемент И 7, первый RS-триггер 8, второй RS-триггер 9, второй D-триггер 10, третий D-триггер 11. третий элемент ИЛИ 12.The pre-synchronization device contains a first D-trigger 1. the first driver 2 pulses, the second driver 3 pulses, the first element OR 4, the second element OR 5, the first element And 6, the second element And 7, the first RS-trigger 8, the second RS-trigger 9, the second D-trigger 10, the third D-trigger 11. the third element OR 12.

Устройство предварительной синхроназиции работает следующим образом.The pre-synchronization device operates as follows.

В исходном состоянии первый Dтриггер 1 может находиться в двух состояниях в единичном или нулевом. Предположим, что D-триггер 1 находится в нулевом состоянии, тогда на информационный вход D этого триггера с его инверсного выхода поступает единичный потенциал (высокий уровень сигнала), который поступает также на вход второго формирователя 3 импульсов и на второй вход первого элемента ИЛИ 4. С прямого выхода первого D-триггера 1 низкий уровень сигнала (нулевой потенциал) поступает на вход первого формирователя 7 импульсов и на первый вход второго элемента ИЛИ 5. С выхода первого элемента ИЛИ 4 на второй вход первого элемента И 6 поступает разрешающий потенциал, а на инверсный обнуляющий вход первого RSтриггера 8 - потенциал, запрещающий сброс. Через второй элемент ИЛИ 5 на первый вход второго элемента И 7 поступает запрещающий потенциал, а на инзерс н ы и обнуляющий вход второго RS-триггера 9 -- потенциал, сбрасывающий эго1 триггер. При поступлении импульса информации на информационный вход устройства с помощью первого элемента И 6 первый RS-триггер 8 устанавливается в единичное состояние. При поступлении на тактовый вход устройства первого импульса синхронизирующей последовательности первый D-триггер 1 устанавливается в единичное состояние, а на выходе первого Формирователя 2 импульсов формируется короткий импульс, который по фронту ус'анавливает второй D-триггер 10 в единич ное состояние, так как на его информационном входе присутствовал высокий уровень сигнала.In the initial state, the first D trigger 1 can be in two states in the single or zero. Suppose that D-trigger 1 is in the zero state, then the information input D of this trigger receives a unit potential (high signal level) from its inverse output, which also goes to the input of the second pulse shaper 3 and to the second input of the first element OR 4. From the direct output of the first D-flip-flop 1, a low signal level (zero potential) is supplied to the input of the first driver 7 pulses and to the first input of the second element OR 5. From the output of the first element OR 4 to the second input of the first element And 6 potential, and on the inverse zeroing input of the first RS trigger 8 - potential that prohibits reset. Through the second element OR 5, the inhibitory potential enters the first input of the second element And 7, and the potential that resets the ego1 trigger arrives at the input and resets the input of the second RS-trigger 9. When a pulse of information arrives at the information input of the device using the first element And 6, the first RS-trigger 8 is set to a single state. When the first pulse of the synchronizing sequence arrives at the clock input of the device, the first D-trigger 1 is set to a single state, and a short pulse is formed at the output of the first Pulse driver 2, which, on the front, sets the second D-trigger 10 to a single state, since its information input was present a high signal level.

С прямого выхода первого D-триггера 1 разрешающий потенциал через второй элемент ИЛИ 5 поступает на первый вход второго элемента И 7, а на инверсным обнуляющий вход второго RS-триггера 9 потенциал, запрещающий сброс этого триггера. При поступлении на информационный вход второго импульса информации в единичное состояние устанавливается второй RS триггер 9. с инверсного выхода первого D-триггера 1 через первый элемент ИЛИ 4 на инверсный обнуляющий вход первого RS-триггера 8 поступает потенциал. сбрасывающий первый RS-триггер 8 в нулевое состояние. При поступлении импульса синхронизирующей последовательности на тактовый вход устройства первый D-триггер 1 устанавливается в нулевое состояние,на выходе второго формирователя 3 им пул г, сов формируется короткий импульс, который сбрасывает второй D-трип ер 10 и устанавливает в единичное состояние третий Dтриггер 11 и т.д. Процессы в устройстве повторяются.From the direct output of the first D-flip-flop 1, the resolving potential through the second element OR 5 goes to the first input of the second element And 7, and to the inverse zeroing input of the second RS-flip-flop 9, the potential prohibits the reset of this trigger. When the second pulse of information arrives at the information input in a single state, the second RS trigger 9 is installed. The potential comes from the inverse output of the first D-trigger 1 through the first element OR 4 to the inverse zeroing input of the first RS-trigger 8. resetting the first RS-trigger 8 to zero. When a pulse of a synchronizing sequence arrives at the device’s clock input, the first D-trigger 1 is set to zero, at the output of the second driver 3 they are pulled, a short pulse is generated, which resets the second D-trip 10 and sets the third D trigger 11 and etc. The processes in the device are repeated.

Claims (1)

Формула изобретенияClaim Ус тройство предварительной синхронизации. содержащее три D-триггера, два элемента И. отличающееся тем, о. с целью повышения точности синхронизации временных соотношений информаиионных и тактовых импульсов, введены два RS-триггера, два формирователя импуль сов. три элемента ИЛИ, причем прямой выход первого D-триггера соединен с первым входом второго элемента ИЛИ и входом первого формирователя импульсов, выход которого соединен с тактовым входом второго D-триггера, обнуляющим входом третьего D-триггера и первым входом первого элемента ИЛИ, выход которого соединен с инверсным обнуляющим входом первого RS-триггера и первым входом первого элемента И. выход которого соединен с S-входом первого RS-триггера, выход которого соединен с информационным входом второго D-триггера, обнуляющий вход которого соединен с тактовым входом третьего D-триггерз, выходом второго формирователя импульсов и вторым входом второго элемента ИЛИ, выход которого соединен с инверсным обнуляющим входом второго RS-триггера и первым входом втрого элемента И. выход которого соединен с S-входом второго RS-трип ера, выход которого соединен с информацион1667268 ным входом третьего D -триггера, выход ко торого соединен с первым входом третье го элемента ИЛИ, второй вход которого соединен с выходом второго D-триггера, причем инверсный выход первого D-триг- 5 гера соединен с входом второго формирователя импульсов, вторым входом первого элемента ИЛИ и собственным информаци онным входом, а второй вход первого элемента И соединен с вторым входом второго элемента И и является информационным входом устройства, информационным выходом которого является вы ход третьего элемента ИЛИ. а тактовый вход первого D-триггера является тактовым входом устройства.Pre-sync device. containing three D-flip-flops, two elements of I. characterized in that about. In order to increase the accuracy of synchronization of the temporal relationships of information and clock pulses, two RS-flip-flops and two pulse shapers were introduced. three OR elements, the direct output of the first D-trigger connected to the first input of the second OR element and the input of the first pulse former, the output of which is connected to the clock input of the second D-trigger, zeroing the input of the third D-trigger and the first input of the first OR element, the output of which connected to the inverse zeroing input of the first RS-trigger and the first input of the first element I. the output of which is connected to the S-input of the first RS-trigger, the output of which is connected to the information input of the second D-trigger, the zeroing input of which is connected nen with the clock input of the third D-triggers, the output of the second pulse shaper and the second input of the second OR element, the output of which is connected to the inverse zeroing input of the second RS-trigger and the first input of the second element I. whose output is connected to the S-input of the second RS-trip the output of which is connected to the information input of the third D-trigger, the output of which is connected to the first input of the third OR element, the second input of which is connected to the output of the second D-trigger, the inverse output of the first D-trigger 5 connected to the input of W of the second pulse driver, the second input of the first OR element and its own information input, and the second input of the first AND element is connected to the second input of the second AND element and is the information input of the device, the information output of which is the output of the third OR element. and the clock input of the first D-trigger is the clock input of the device.