SU1640828A1 - Преобразователь параллельного кода в последовательный - Google Patents
Преобразователь параллельного кода в последовательный Download PDFInfo
- Publication number
- SU1640828A1 SU1640828A1 SU874345415A SU4345415A SU1640828A1 SU 1640828 A1 SU1640828 A1 SU 1640828A1 SU 874345415 A SU874345415 A SU 874345415A SU 4345415 A SU4345415 A SU 4345415A SU 1640828 A1 SU1640828 A1 SU 1640828A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- trigger
- inputs
- converter
- Prior art date
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
Изобретение относитс к автоматике и вычислительной технике и может быть использовано при построении преобразователей информации из параллельной формы в последовательную . Цель изобретени - расширение области применени за счет возможности управлени параметрами преобразовани . Преобразователь содержит мультиплексор 1, регистр 2 сдвига, первый-третий счетчики 3-5, первый - третий триггеры 6-8, первый и второй элементы 9 и 10 сравнени ,- первый - п тый элементы И 11- 15, элемент ИЛИ 16, элемент НЕ 17, элемент И-НЕ 18, информационные 19, управл ющий 20, тактовый 21, первые и вторые 22 и 23 управл ющие входы преобразовател , шину 24 лог.О и выход 25 преобразовател . 1 ил.
Description
Изобретение относитс к автоматике и вычислительной технике и может быть использовано при построении преобразователей информации из параллельной формы в последовательную.
Цель изобретени - расширение области применени за счет возможности управлени параметрами преобразовани .
На чертеже представлена схема преобразовател .
Преобразователь содержит мультиплексор 1, регистр -2 сдвига, первый - третий счетчики 3-5, первый-третий триггеры 6-8, первый и второй элементы 9 и 10 сравнени , первый-п тый элементы И 11-15, элемент ИЛИ 16, элемент НЕ 17, элемент И-НЕ 18, информационные 19, управл ющий 20, тактовый 21, первый и вторые 22 и 23 управл ющие входы
преобразовател , шину лог.О 24 и выходы 25 преобразовател .
Преобразователь работает следующим образом.
Перед началом преобразовани элементы устройства наход тс в исходном состо нии. На управл ющем входе 20 преобразовател находитс низкий уровень напр жени . Этот уровень поступает через элемент 17 на счетчик 3, откуда на все шины управлени мультиплексора 1 поступают сигналы низкого уровн . В результате на выходе мультиплексора устанавливаетс необходимый дл преобразовани первый по счету код, поступающий с одной из п групп входов 19 преобразовател . Низкий уровень с входа 20 лодаетс на разрешающий вход регистра 2 и управл ет третьим состо нием выхода 25 преобразовател . Тот же уровень с входа 20 подаетс чео
Јъ
О 00
1C
00
рез элемент И 11 на R-входы триггеров 6 и 7, в результате они наход тс в нулевом состо нии, низкий уровень напр жени с пр мого выхода триггера 6 обнул ет триггер 8. С инверсного выхода триггера 7 на регистр 2 поступает высокий уровень напр жени , который разрешает запись параллельного кода с мультиплексора 1.
При поступлении на вход 20 сигнала разрешени работы в виде высокого уровн напр жени преобразователь начинает свою работу. Высокий уровен напр жени поступает на триггер 6 и через элемент И 11 - на R-входы триггеров 6 и 7. К-входы этих триггеров соединены с шиной 24 логического О
Высокий уровень с входа 20 снима- ет третье состо ние на выходе регистра 2. При поступлении первого тактового импульса на вход 21 на пр мом выходе триггера 6 устанавливаетс высокий уровень напр жени , на инверс- ном - низкий. Высокий уровень напр жени с пр мого выхода триггера 6 поступает на триггер 7 и подготавливает к работе триггер 8 и элемент И 14. Второй тактовый импульс через элемент И 14 и элемент ИЛИ 16 поступает на регистр 2 и записывает информацию с мультиплексора в регистр 2. По заднему фронту второго тактового импульса триггер 7 взводитс . Низкий уровень напр жени с инверсного выхода триггера 7 запрещает работу элемента И 14 и разрешает работу сдвигового регистра, в режиме выдачи последовательного кода на выход 25 устройства. Высокий уровень напр жени с триггера 7 разрешает работу элемента И 12. Низкий уровень напр жени с инверсного выхода триггера 5 разрешает работу счетчиков 4 и 5. Третий импульс поступает через элемент И 12 на счетчик 4 и через элмент ИЛИ 16 - на С-вход регистра 2, с выхода которого начинаетс вывод информации в последовательной форме.
При совпадении информации на выходе счетчика 4, поступающей на входы элемента 9 сравнени , с информацией управл ющего кода на входах 22 преобразовател , поступающей на вторые входы элемента 9, на выходе элемента 9 устанавливаетс высокий уровень напр жени . Первый же после сравнени тактовый импульс
0
5
0 5 0
5
0
0
через элемент И 13 проходит на тактовые входы счетчика 3 и триггера 8. По его переднему фронту триггер 8 взводитс , низкий уровень напр жени с -его инверсного выхода запрещает работу элемента И 12, а высокий уровень с его пр мого выхода разрешает работу элемента И 15. Счетчик 3 производит счет. На выходе мультиплексора 1 устанавливаетс следующий параллельный код, который необходимо преобразовать. Код на входе 22 задает количество разр дов выдаваемой информации и может, например, устаналвиватьс с портов ввода-вывода микропроцессора. Тактовые импульсы теперь поступают через элемент И 15 на тактовый вход счетчика 21. Содержимое счетчика непрерывно сравниваетс на элементе 10 с кодом, поступающим на этот элемент с входов 23 преобразовател . Второй управл ющий код определ ет длительность паузы между выдачами преобразованной информации во внешние устройства. При равенстве информации на первых и вторых входах элемента 10 сравнени на его выходе устанавливаетс высокий уровень напр жени , который разрешает прохождение тактового импульса через элемент И-НЕ 18 на второй вход ;элемента И 11.Импульс с элемента И 11 обнул ет триггеры 6 и 7.
Низкий уровень напр жени с пр мого выхода триггера 6 обнул ет триггер 8. Устройство устанавливаетс в состо ние, необходимое дл обработки следующего параллельного кода с мультиплексора 1, и процесс повтор етс .
Claims (1)
- Формула изобретениПреобразователь параллельного кода в последовательный, содержащий мультиплексор, информационные входы которого вл ютс информационными входами преобразовател , первый .счетчик, выходы которого соединены с управл ющими входами мультиплексора , первый триггер, 1-вход которого объединен с первым входом первого элемента И и вл етс управл ющим входом преобразовател , выход первого элемента И и соединен с R-входом первого триггера, пр мой выход первого триггера соединен сI-входом второго триггера, пр мой выход которого соединен с первым входом второго элемента И, тактовый вход второго триггера вл етс тактовым входом устройства, третий-п - тый элементы И и элемент ИЛИ, о т- личающийс тем, что, с целью расширени области применени , за счет возможности управлени параметрами преобразовани , в преобразователь введены второй и третий счетчики, элементы сравнени , элемент И-НЕ, элемент НЕ, третий тригге,40828соединен с вторым входом первого элемента И, выход третьего элемента И соединен с С-входами третьего триг- с гера и первого счетчика, R и D-входы третьего триггера и первый вход четвертого элемента И объединены и под- , ключены к пр мому выходу первоготриггера, пр мой и инверсный выходы to третьего триггера соединены соответственно со вторым входом п того элемента И и вторым входом второго элемента И, выходы п того элемента И соединены с С-входом третьего счетшина логического нул и регистр сдви- 15 чика, выход второго элемента И соега , выход которого вл етс выходом преобразовател , выходы мультиплексора подключены к соответствующим входам параллельной загрузки регистра сдвига, D-вход регистра сдвига, К- входы первого и второго тригсеров - объединены и подключены к шине логического нул , инверсный выход первого триггера подключен к R-входам второго и третьего счетчиков, выходы которых подключены к соответствующим первым входам соответствующих элементов сравнени , вторые входы которых вл ютс соответственно первыми и вторыми установочными входами преобразовател , выходы элементов сравнени подключены к первым входам соответственно третьего элемента И и элемента И-НЕ, выход элемента И-НЕдинен с С-входом второго счетчика и первым входом элемента ИЛИ, выход которого соединен с С-входом регистра сдвига, инверсный выход второго триггера соединен с V-входом регистра сдвига и вторым входом четвертого элемента И, выход которого соединен с вторым входом элемента ИЛИ, W-вход регистра сдвига и вход элемента НЕ 5 объединены и подключены к управл ющему входу преобразовател , выход элемента НЕ соединен с R-входом первого счетчика, С-вход первого триггера , третьи входы второго и четвертого элементов И, вторые входы третьего и п того элементов И и элемента И-НЕ объединены и подключены к тактовому входу преобразовател .0
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874345415A SU1640828A1 (ru) | 1987-12-17 | 1987-12-17 | Преобразователь параллельного кода в последовательный |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874345415A SU1640828A1 (ru) | 1987-12-17 | 1987-12-17 | Преобразователь параллельного кода в последовательный |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1640828A1 true SU1640828A1 (ru) | 1991-04-07 |
Family
ID=21343048
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU874345415A SU1640828A1 (ru) | 1987-12-17 | 1987-12-17 | Преобразователь параллельного кода в последовательный |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1640828A1 (ru) |
-
1987
- 1987-12-17 SU SU874345415A patent/SU1640828A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1243097, кл. Н 03 , 1984. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1640828A1 (ru) | Преобразователь параллельного кода в последовательный | |
SU1056440A2 (ru) | Генератор треугольного напр жени | |
SU1200299A1 (ru) | Устройство дл определени стационарности случайного процесса | |
SU1474853A1 (ru) | Устройство преобразовани параллельного кода в последовательный | |
SU1287262A1 (ru) | Формирователь импульсов | |
SU1571772A1 (ru) | Устройство дл приведени кодов Фибоначчи к минимальной форме | |
SU1529444A1 (ru) | Двоичный счетчик | |
SU1529454A1 (ru) | Аналого-цифровой преобразователь | |
SU1584097A1 (ru) | Устройство дл контрол очередности поступлени импульсов в N последовательност х | |
SU1273872A1 (ru) | Преобразователь длительности импульса в код | |
SU1267286A1 (ru) | Цифровой фазометр | |
SU1275447A2 (ru) | Устройство дл контрол источника последовательности импульсов | |
SU1277359A1 (ru) | Программируемый генератор импульсов | |
SU1275776A1 (ru) | Преобразователь кода во временной интервал | |
SU1275308A1 (ru) | Преобразователь активной мощности в цифровой код | |
SU1631509A1 (ru) | Многотактный рециркул ционный преобразователь врем - код | |
SU1094022A1 (ru) | Цифровой регул тор | |
SU1315973A2 (ru) | Преобразователь временного интервала в двоичный код | |
SU517999A1 (ru) | Преобразователь напр жени в код поразр дного кодировани | |
SU1022149A2 (ru) | Устройство дл сравнени чисел | |
SU853814A1 (ru) | Устройство дл контрол распре-дЕлиТЕл иМпульСОВ | |
SU1381504A1 (ru) | Микропрограммное устройство управлени | |
SU1659997A1 (ru) | Устройство дл сравнени чисел | |
SU1115238A1 (ru) | Управл емый делитель частоты следовани импульсов | |
SU788375A1 (ru) | Преобразователь интервала времени в цифровой код |