SU1608751A1 - Reversible shift register - Google Patents
Reversible shift register Download PDFInfo
- Publication number
- SU1608751A1 SU1608751A1 SU884615398A SU4615398A SU1608751A1 SU 1608751 A1 SU1608751 A1 SU 1608751A1 SU 884615398 A SU884615398 A SU 884615398A SU 4615398 A SU4615398 A SU 4615398A SU 1608751 A1 SU1608751 A1 SU 1608751A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- register
- shift
- bus
- information
- Prior art date
Links
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
Изобретение относитс к вычислительной технике, автоматике и цифровой измерительной технике и может быть использовано в арифметико-логических устройствах последовательного действи дл преобразовани последовательного кода в параллельный с основанием √2, и наоборот, при разработке распределителей импульсов, а также при создании АЦП поразр дного кодировани и интерпол торов. Цель изобретени - расширение области применени , заключающа с в обеспечении сдвига кода с основанием 2 на два разр да за один такт. Поставленна цель достигаетс за счет введени двух элементов И, двух элементов ИЛИ, второго N-разр дного регистра, 2N мультиплексоров. 1 ил.The invention relates to computing, automation and digital measurement technology and can be used in sequential arithmetic logic devices for converting a serial code into a parallel one with √2 base, and vice versa, when developing pulse distributors, as well as creating a bit-coded ADC. interpol tori. The purpose of the invention is the extension of the field of application, which consists in providing a code shift with a base of 2 by two bits per cycle. The goal is achieved by introducing two AND elements, two OR elements, a second N-bit register, 2N multiplexers. 1 il.
Description
SS
(Л(L
первый 6 и 8о-8.:, р дных выходыfirst 6 and 8-8
Изобретение относитс к вычислитель- , автоматике и цифровой измери- технике и может быть использо- арифметико-логических устройствах нательного действи дл преобра- последовательного кода в парал- код с основанием -У2 и наоборот при разрабо|тке распределителей импульсов, а при создании АЦП поразр дного кодировани и интерпол торов.The invention relates to calculator, automation and digital measurement technology and can be used with arithmetic logic devices of the body for converting a sequential code into a paral code with a base U2 and vice versa during the development of pulse distributors and single coding and interpolator.
изобретени - расширение облас- прим енени , заключающеес в обеспече- 1га кода с основанием 2 на два раз- один такт.the invention is an extension of the scope, which consists in providing 1 hectare of code with base 2 by two times one clock cycle.
ертеже представлена функциональ- реверсивного регистра сдвига, ный регистр сдвига содержит и второй «-разр дные регистры 1 ига, 2« мультиплексоров Зо-32п-, 4 и второй 5 элементы И, первый юй 7 элементы ИЛИ, выходы и 9о-9п- соответственно «-раз- регистров 1 и 2, информационные Оо-102Л-1 регистра, первую шину 11The figure shows the functional-reverse shift register, the shift register contains the second “-signal registers 1 of the yoke, 2“ multiplexers Zo-32p-, 4 and the second 5 elements And, the first 7 elements OR, outputs and 9о-9п-, respectively "-Raz-registers 1 and 2, information register OO-102L-1, the first bus 11
ной техйикеNoah tehjike
тельнойbody
вано вvano in
последовательногоconsistent
зовани calling
лельньиshowers
также циро Цел1also Tsiro Tsel1
тиti
НИИ СДВSRI ADD
р да заp yes for
На на схемаOn the diagram
Реверсивный первый и 2Reversible first and 2
сдвига.shear.
синхронизации, шину 12 управлени режимами работы мультиплексоров регистра, вторую шину 13 синхронизации, первую 14 и вторую 15 шины управлени направлением сдвига, первую - четвертую шины 16-19 поступлени последовательного кода, шину 20 сброса, информационные входы 21о- 22о-22„ | поступлени параллельного кода первой и второй групп регистра, первый 23 и второй 24 входы управлени режимами работы.synchronization, register control multiplexer bus 12, second synchronization bus 13, first 14 and second 15 shear direction control buses, first to fourth buses 16–19 of the sequential code, reset bus 20, informational inputs 21-22-2-22 | arrival of the parallel code of the first and second groups of the register, the first 23 and second 24 inputs of operating mode control.
Реверсивный регистр сдвига может выполн ть: параллельный ввод двух «-разр дных кодов, одного 2«-разр дного кода; сдвиг вправо (влево) на один разр д двух «-разр дных кодов, одного 2«-разр д- ного кода; сдвиг вправо (влево) на два разр да 2«-разр дного кода за один такт; запись последовательного кода, начина со CTapojHx и младших разр дов; запись последовательного 2«-раз р дного кода с одновременной записью четных и нечетных разр дов, начина со старших и младших разр дов.A reversible shift register can perform: parallel input of two " bit codes, one 2 " - bit code; shift to the right (left) by one bit of two "-discharge codes, one 2" -sd the same code; shift to the right (left) by two bits 2 “-disk code per cycle; writing sequential code, starting with CTapojHx and lower bits; recording of a consecutive 2 “-section of a regular code with simultaneous recording of even and odd bits, starting with the higher and lower bits.
OiOi
оabout
СХ)CX)
1 сд1 pr
Реверсивный регистр сдвига вл етс однотактным и при поступлении одного тактового импульса обеспечивает сдвиг одновременно всего числа на один разр д вправо или влево. Дл записи 2л-разр д- ного числа в регистр используютс входы 21о-21„ | и 22о-22„ | регистра. Причем на первые из них поступают четные разр ды кода V2 (или двоичного кода), на вторые - нечетные разр ды кода V2 (или двоичногоThe reversible shift register is one-stroke and, when a single clock pulse arrives, it simultaneously shifts the entire number by one bit to the right or left. For recording 2-bit bits in a register, the inputs 21o-21 "| and 22o-22 „| register. Moreover, the first of them receives even bits of the V2 code (or binary code), the second bits receive odd bits of the V2 code (or binary bits).
поступает на вход /5; регистра 1 по шине 16. На входе 23 при этом присутствует единичный сигнал. Когда на входе So низкий уровень, на входе Si высокий, информаци сдвигаетс влево синхронно. Информаци , подлежаща записи старшими разр дами, поступает вперед на вход DL регистра 2 сдвига по шине 19. На входе 24 присутствует единичный сигнал, а на входе 23 - нулевой. Дл последовательной закода ). С помощью указанных шин можно10 писи информации 2л-разр дного кода enters the input / 5; register 1 bus 16. At the entrance 23, there is a single signal. When the input So is low, the input Si is high, the information is shifted to the left synchronously. The information to be recorded by the higher bits is fed forward to the input DL of the shift register 2 on the bus 19. At input 24 there is a single signal, and at input 23 it is zero. For sequential code). With the help of the specified tires, you can 10 write information of the 2-bit code
записать в регистры 1 и 2 одновременнотактов четные разр ды кода (write even digits of code into registers 1 and 2 simultaneously (
два независимых двоичных кода Л/, и N..S, i) поступают по шине 16 на вход D.two independent binary codes L /, and N..S, i) are fed via bus 16 to input D.
Последоват(У1ьна запись 2п-разр дногорегистра 1, а нечетные - по шине 17 наFollow (write 1 to register 2n-bit unified register 1, and odd ones - via bus 17 to
кода числа, начина с младших разр доввход D регистра 2 через элемент ИЛИ 6code numbers, starting with the lower order of the input D register 2 through the element OR 6
.... . ,. осуществл етс с помощью На управл ющих входах 23 и 24 при этом.... , carried out using the control inputs 23 and 24 at the same time
присутствуют нулевые сигналы.there are zero signals.
шины 16 и шины 19, начина со старших разр дов (сдвиг влево). Возможна также раздельна последовательна запись независимых двоичных кодов Л : и Л/2 путем использовани шин 16 и 17 (сдвиг вправо)tires 16 and tires 19, starting with the higher bits (left shift). Separate sequential writing of independent binary L: and L / 2 codes is also possible by using buses 16 and 17 (right shift).
10 1Г, / - - -- - ..д i,,p4uv.,y Lj iicpBui и peiMcrpa i по шине lo через и шин 18 и 19 (сдвиг влево). Сигналами, 20 элемент ИЛИ 7, а на вход Ол...второго10 1G, / - - - - .. д i ,, p4uv., Y Lj iicpBui and peiMcrpa i on the bus lo through and tires 18 and 19 (left shift). Signals, element 20 OR 7, and the input of Ol ... second
ППГТУПЯЮшими п Tiiuiiu, 1 Q IK пл « LJ PPGTUPYYuyshimi Tiiuiiu, 1 Q IK pl “LJ
Запись старшими разр дами последовательного кода производитс при , , а информаци поступает на вход D; первого регистра 1 по шине 18 черезThe high-order recording of the sequential code is made at, and the information is fed to the input D; first register 1 on bus 18 through
поступающими в шины 13-15, осуществл етс сдвиг и задаютс функции регистра. При коде осуществл етс прием чисел, при S, и - соот- ветственно сдвиг влево или вправо.entering the tires 13-15, the shift is performed and the register functions are set. When the code is carried out, numbers are received, with S, and are, respectively, a shift to the left or to the right.
Реверсивный регистр сдвига работает следующим образом.Reversible shift register works as follows.
Работе устройства предшествует установка регистров 1 и 2 сдвига в нулевое состо ние путем приложени к шине 20 сброса нулевого сигнала. Синхронный параллельный ввод 2п бит информации осуществл етс при наличии на входах So и S регистров 1 и 2 напр жени высокого уровн . Входна информаци , поступивша на входы 21 о и 22о-22„ |, присутствует в виде параллельных кодов на входах регистров и по вл етс на выходах Qo-Q« i с приходом фронта синхроимпульса на С-входы, присутствующего в шине 13. С помощью мультиплексоров Зо-32n-i формируетс полноразр дный код с основаниемThe operation of the device is preceded by setting the registers 1 and 2 of the shift to the zero state by applying a zero signal to the bus 20. Synchronous parallel input of 2p bits of information is carried out when high-voltage registers 1 and 2 are present at inputs So and S. The input information received at the inputs 21 o and 22 o-22 "|, is present in the form of parallel codes at the inputs of the registers and appears at the outputs Qo-Q" i with the arrival of the clock edge at the C-inputs present in the bus 13. With multiplexers So-32n-i is formed by a full-digit code with a base
30thirty
3535
регистра 2 - по шине 19. Выходные сигналы при сдвиге вправо на разр д 2«-разр дного кода снимаютс , присутствуют на выходе , при сдвиге на два разр да вправо за один такт на выходах 102П-2 и 102п-:. Если сдвиг осуществл етс влево на один разр д, сигнал присутствует на выходе 10о, а если на два разр да за такт - на выходах lOi и 10о. В том случае, когда сдвигаютс два кода N и yV2, выходные сигналы снимаютс с выходов и при правом сдвиге и с выходов 10о и Юл при левом сдвиге.register 2 — bus 19. The output signals when shifted to the right by bit 2 are removed, are present at the output, and shifted by two bits to the right in one cycle at the outputs 102P-2 and 102p- :. If the shift is left to the left by one bit, the signal is present at the output of 10 °, and if by two bits per cycle, at the outputs of lOi and 10 °. In the event that two codes N and yV2 are shifted, the output signals are removed from the outputs and with the right shift and with the outputs 10 o and Yul with the left shift.
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884615398A SU1608751A1 (en) | 1988-12-02 | 1988-12-02 | Reversible shift register |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884615398A SU1608751A1 (en) | 1988-12-02 | 1988-12-02 | Reversible shift register |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1608751A1 true SU1608751A1 (en) | 1990-11-23 |
Family
ID=21413000
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU884615398A SU1608751A1 (en) | 1988-12-02 | 1988-12-02 | Reversible shift register |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1608751A1 (en) |
-
1988
- 1988-12-02 SU SU884615398A patent/SU1608751A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское № 1410102 Схел ВЕРСИВНЫЙ РЕГИСТР СДВИГА зобретение относитс к вычислитехнике, автоматике и цифровой измерительной технике и может быть использовано в арифметико-логических устройствах последовательного действи дл преобразовани последовательного кода в параллельный с основанием - и, наоборот, при разработке распределителей импульсов, а также при создании АЦП поразр дного кодировани и интерпол торов. Цель изобретени - расширение области применени , заключаюш,а с в обеспечении сдвига кода с основанием 2 на два разр да за один такт. Поставленна цель достигаетс за счет введени двух элементов И, двух элементов ИЛИ, второго «-разр дного регистра, 2 «-мультиплексоров. 1 ил. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3949365A (en) | Information input device | |
SU1608751A1 (en) | Reversible shift register | |
SU1381479A1 (en) | Digital display | |
SU1418710A1 (en) | Program control device | |
SU1174919A1 (en) | Device for comparing numbers | |
SU1667082A1 (en) | Majority gate | |
SU1352627A1 (en) | Multiphase clock generator | |
SU1711336A1 (en) | Device for successive checking of code | |
SU1478247A1 (en) | Indicator | |
RU1783550C (en) | Device for modelling of delay of signal | |
SU1531172A1 (en) | Parallel asynchronous register | |
SU1339900A1 (en) | Device for checking uniformly weighted code | |
SU1037258A1 (en) | Device for determination of number of ones in binary code | |
SU382146A1 (en) | DEVICE FOR SHIFT NUMBERS | |
SU1487063A2 (en) | Combination exhaustive search unit | |
SU949657A1 (en) | Microprogram control device | |
SU658556A1 (en) | Gray code-to -binary code converter | |
SU1517021A1 (en) | Computing device | |
SU1378026A1 (en) | Generator of pseudorandom frequencies | |
SU993245A1 (en) | Series binary code-to-unit counting code converter | |
SU1667005A1 (en) | Programme-control device | |
SU1677865A1 (en) | Forward-backward counter | |
SU1552360A1 (en) | Multiple-phase clock-pulse generator | |
SU1464290A1 (en) | Frequency-to-code converter | |
SU1290295A1 (en) | Device for calculating ordinal statistics of sequence of binary numbers |