SU1608751A1 - Reversible shift register - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, автоматике и цифровой измерительной технике и может быть использовано в арифметико-логических устройствах последовательного действи  дл  преобразовани  последовательного кода в параллельный с основанием √2, и наоборот, при разработке распределителей импульсов, а также при создании АЦП поразр дного кодировани  и интерпол торов. Цель изобретени  - расширение области применени , заключающа с  в обеспечении сдвига кода с основанием 2 на два разр да за один такт. Поставленна  цель достигаетс  за счет введени  двух элементов И, двух элементов ИЛИ, второго N-разр дного регистра, 2N мультиплексоров. 1 ил.The invention relates to computing, automation and digital measurement technology and can be used in sequential arithmetic logic devices for converting a serial code into a parallel one with √2 base, and vice versa, when developing pulse distributors, as well as creating a bit-coded ADC. interpol tori. The purpose of the invention is the extension of the field of application, which consists in providing a code shift with a base of 2 by two bits per cycle. The goal is achieved by introducing two AND elements, two OR elements, a second N-bit register, 2N multiplexers. 1 il.

Description

SS

(Л(L

первый 6 и 8о-8.:, р дных выходыfirst 6 and 8-8

Изобретение относитс  к вычислитель- , автоматике и цифровой измери- технике и может быть использо- арифметико-логических устройствах нательного действи  дл  преобра- последовательного кода в парал- код с основанием -У2 и наоборот при разрабо|тке распределителей импульсов, а при создании АЦП поразр дного кодировани  и интерпол торов.The invention relates to calculator, automation and digital measurement technology and can be used with arithmetic logic devices of the body for converting a sequential code into a paral code with a base U2 and vice versa during the development of pulse distributors and single coding and interpolator.

изобретени  - расширение облас- прим енени , заключающеес  в обеспече- 1га кода с основанием 2 на два раз- один такт.the invention is an extension of the scope, which consists in providing 1 hectare of code with base 2 by two times one clock cycle.

ертеже представлена функциональ- реверсивного регистра сдвига, ный регистр сдвига содержит и второй «-разр дные регистры 1 ига, 2« мультиплексоров Зо-32п-, 4 и второй 5 элементы И, первый юй 7 элементы ИЛИ, выходы и 9о-9п- соответственно «-раз- регистров 1 и 2, информационные Оо-102Л-1 регистра, первую шину 11The figure shows the functional-reverse shift register, the shift register contains the second “-signal registers 1 of the yoke, 2“ multiplexers Zo-32p-, 4 and the second 5 elements And, the first 7 elements OR, outputs and 9о-9п-, respectively "-Raz-registers 1 and 2, information register OO-102L-1, the first bus 11

ной техйикеNoah tehjike

тельнойbody

вано вvano in

последовательногоconsistent

зовани calling

лельньиshowers

также циро Цел1also Tsiro Tsel1

тиti

НИИ СДВSRI ADD

р да заp yes for

На на  схемаOn the diagram

Реверсивный первый и 2Reversible first and 2

сдвига.shear.

синхронизации, шину 12 управлени  режимами работы мультиплексоров регистра, вторую шину 13 синхронизации, первую 14 и вторую 15 шины управлени  направлением сдвига, первую - четвертую шины 16-19 поступлени  последовательного кода, шину 20 сброса, информационные входы 21о- 22о-22„ | поступлени  параллельного кода первой и второй групп регистра, первый 23 и второй 24 входы управлени  режимами работы.synchronization, register control multiplexer bus 12, second synchronization bus 13, first 14 and second 15 shear direction control buses, first to fourth buses 16–19 of the sequential code, reset bus 20, informational inputs 21-22-2-22 | arrival of the parallel code of the first and second groups of the register, the first 23 and second 24 inputs of operating mode control.

Реверсивный регистр сдвига может выполн ть: параллельный ввод двух «-разр дных кодов, одного 2«-разр дного кода; сдвиг вправо (влево) на один разр д двух «-разр дных кодов, одного 2«-разр д- ного кода; сдвиг вправо (влево) на два разр да 2«-разр дного кода за один такт; запись последовательного кода, начина  со CTapojHx и младших разр дов; запись последовательного 2«-раз р дного кода с одновременной записью четных и нечетных разр дов, начина  со старших и младших разр дов.A reversible shift register can perform: parallel input of two " bit codes, one 2 " - bit code; shift to the right (left) by one bit of two "-discharge codes, one 2" -sd the same code; shift to the right (left) by two bits 2 “-disk code per cycle; writing sequential code, starting with CTapojHx and lower bits; recording of a consecutive 2 “-section of a regular code with simultaneous recording of even and odd bits, starting with the higher and lower bits.

OiOi

оabout

СХ)CX)

1 сд1 pr

Реверсивный регистр сдвига  вл етс  однотактным и при поступлении одного тактового импульса обеспечивает сдвиг одновременно всего числа на один разр д вправо или влево. Дл  записи 2л-разр д- ного числа в регистр используютс  входы 21о-21„ | и 22о-22„ | регистра. Причем на первые из них поступают четные разр ды кода V2 (или двоичного кода), на вторые - нечетные разр ды кода V2 (или двоичногоThe reversible shift register is one-stroke and, when a single clock pulse arrives, it simultaneously shifts the entire number by one bit to the right or left. For recording 2-bit bits in a register, the inputs 21o-21 "| and 22o-22 „| register. Moreover, the first of them receives even bits of the V2 code (or binary code), the second bits receive odd bits of the V2 code (or binary bits).

поступает на вход /5; регистра 1 по шине 16. На входе 23 при этом присутствует единичный сигнал. Когда на входе So низкий уровень, на входе Si высокий, информаци  сдвигаетс  влево синхронно. Информаци , подлежаща  записи старшими разр дами, поступает вперед на вход DL регистра 2 сдвига по шине 19. На входе 24 присутствует единичный сигнал, а на входе 23 - нулевой. Дл  последовательной закода ). С помощью указанных шин можно10 писи информации 2л-разр дного кода enters the input / 5; register 1 bus 16. At the entrance 23, there is a single signal. When the input So is low, the input Si is high, the information is shifted to the left synchronously. The information to be recorded by the higher bits is fed forward to the input DL of the shift register 2 on the bus 19. At input 24 there is a single signal, and at input 23 it is zero. For sequential code). With the help of the specified tires, you can 10 write information of the 2-bit code

записать в регистры 1 и 2 одновременнотактов четные разр ды кода (write even digits of code into registers 1 and 2 simultaneously (

два независимых двоичных кода Л/, и N..S, i) поступают по шине 16 на вход D.two independent binary codes L /, and N..S, i) are fed via bus 16 to input D.

Последоват(У1ьна  запись 2п-разр дногорегистра 1, а нечетные - по шине 17 наFollow (write 1 to register 2n-bit unified register 1, and odd ones - via bus 17 to

кода числа, начина  с младших разр доввход D регистра 2 через элемент ИЛИ 6code numbers, starting with the lower order of the input D register 2 through the element OR 6

.... . ,. осуществл етс  с помощью На управл ющих входах 23 и 24 при этом.... , carried out using the control inputs 23 and 24 at the same time

присутствуют нулевые сигналы.there are zero signals.

шины 16 и шины 19, начина  со старших разр дов (сдвиг влево). Возможна также раздельна  последовательна  запись независимых двоичных кодов Л : и Л/2 путем использовани  шин 16 и 17 (сдвиг вправо)tires 16 and tires 19, starting with the higher bits (left shift). Separate sequential writing of independent binary L: and L / 2 codes is also possible by using buses 16 and 17 (right shift).

10 1Г, / - - -- - ..д i,,p4uv.,y Lj iicpBui и peiMcrpa i по шине lo через и шин 18 и 19 (сдвиг влево). Сигналами, 20 элемент ИЛИ 7, а на вход Ол...второго10 1G, / - - - - .. д i ,, p4uv., Y Lj iicpBui and peiMcrpa i on the bus lo through and tires 18 and 19 (left shift). Signals, element 20 OR 7, and the input of Ol ... second

ППГТУПЯЮшими п Tiiuiiu, 1 Q IK пл « LJ PPGTUPYYuyshimi Tiiuiiu, 1 Q IK pl “LJ

Запись старшими разр дами последовательного кода производитс  при , , а информаци  поступает на вход D; первого регистра 1 по шине 18 черезThe high-order recording of the sequential code is made at, and the information is fed to the input D; first register 1 on bus 18 through

поступающими в шины 13-15, осуществл етс  сдвиг и задаютс  функции регистра. При коде осуществл етс  прием чисел, при S, и - соот- ветственно сдвиг влево или вправо.entering the tires 13-15, the shift is performed and the register functions are set. When the code is carried out, numbers are received, with S, and are, respectively, a shift to the left or to the right.

Реверсивный регистр сдвига работает следующим образом.Reversible shift register works as follows.

Работе устройства предшествует установка регистров 1 и 2 сдвига в нулевое состо ние путем приложени  к шине 20 сброса нулевого сигнала. Синхронный параллельный ввод 2п бит информации осуществл етс  при наличии на входах So и S регистров 1 и 2 напр жени  высокого уровн . Входна  информаци , поступивша  на входы 21 о и 22о-22„ |, присутствует в виде параллельных кодов на входах регистров и по вл етс  на выходах Qo-Q« i с приходом фронта синхроимпульса на С-входы, присутствующего в шине 13. С помощью мультиплексоров Зо-32n-i формируетс  полноразр дный код с основаниемThe operation of the device is preceded by setting the registers 1 and 2 of the shift to the zero state by applying a zero signal to the bus 20. Synchronous parallel input of 2p bits of information is carried out when high-voltage registers 1 and 2 are present at inputs So and S. The input information received at the inputs 21 o and 22 o-22 "|, is present in the form of parallel codes at the inputs of the registers and appears at the outputs Qo-Q" i with the arrival of the clock edge at the C-inputs present in the bus 13. With multiplexers So-32n-i is formed by a full-digit code with a base

30thirty

3535

регистра 2 - по шине 19. Выходные сигналы при сдвиге вправо на разр д 2«-разр дного кода снимаютс , присутствуют на выходе , при сдвиге на два разр да вправо за один такт на выходах 102П-2 и 102п-:. Если сдвиг осуществл етс  влево на один разр д, сигнал присутствует на выходе 10о, а если на два разр да за такт - на выходах lOi и 10о. В том случае, когда сдвигаютс  два кода N и yV2, выходные сигналы снимаютс  с выходов и при правом сдвиге и с выходов 10о и Юл при левом сдвиге.register 2 — bus 19. The output signals when shifted to the right by bit 2 are removed, are present at the output, and shifted by two bits to the right in one cycle at the outputs 102P-2 and 102p- :. If the shift is left to the left by one bit, the signal is present at the output of 10 °, and if by two bits per cycle, at the outputs of lOi and 10 °. In the event that two codes N and yV2 are shifted, the output signals are removed from the outputs and with the right shift and with the outputs 10 o and Yul with the left shift.

Claims (2)

Формула изобретени Invention Formula Реверсивный регистр сдвига, содержащий первый «-разр дный регистр сдвига, С-вход которого подключен к первой щине синхронизации регистра, входы управлени  направлением сдвига подключены соответственно к первой и второй шинам управные . ..роо1.лмп1.,л кид с исниваниемственно к первой и второй шинам упоавпи .Лк разр ды данного кода за- 40 лени  направлением сдвига регистра, вход в первый регистр 1 сдвига, а нечет-последовательного ввода информации приA reverse shift register containing the first "-shift shift register, the C input of which is connected to the first register synchronization bar, the shift direction control inputs are connected to the first and second buses, respectively, of the control. ..ro1.lmp1., lcd with the first and second tires of upoavpi. Lk bits of this code of filling the register shift direction, the input to the first shift register 1, and the odd-sequential input of information when сдвиге вправо подключен к первой щине поступлени  последовательного кода регист - ра сдвига, информационные входы первого /г-разр дного регистра  вл ютс  информациво второй регистр 2 сдвига. Дл  выдачи кода у2 необходимо к шине 11 приложить нулевой сигнал, а к шине 12 - единичный сигнал. В случае формировани  2пthe right shift is connected to the first arrival slot of the serial shift register code, the information inputs of the first / g-bit register are the information of the second shift register 2. In order to issue a code u2, it is necessary to apply a zero signal to bus 11, and a single signal to bus 12. In the case of a 2p formation У1Г- - вликлии иншиомациЕоГа аГ . 2 5 онными входами поступлени параллельного прилагаютс  нулевые сигн .пм Дн ппгиии.,-.r,o „  :    U1G- - influences of inshiomacya AG. 2 5 zero input signals are attached to the parallel input. Pm and Cp., -. R, o: прилагаютс  нулевые сигналы. Аналогичные сигналы обеспечивают выдачу двух независимых двоичных кодов Л/1 и Л/zero signals are applied. Similar signals provide the issuance of two independent binary codes L / 1 and L / 2. Причем 2л-разр дные коды присутствуют на выходах 10о-102„ 1, «-разр дные Л/., и Д/ - соответственно на выходах 10о-10« i и 10„-102«.-|. Сдвиг вправо происходит синхронно при подаче фронта импульса синхронизации на шину 13, когда на входе So высокий уровень (единичный сигнал), а на входе Si низкий уровень (нулевой сигнал) регистров 1 и 2 сдвига. В том случае, когда запись последовательного 2л-разр д- ного кода (двоичного или кода л}Т) выполн етс  за 2п тактов сдвигом вправо, код2. Moreover, 2-bit codes are present at the outputs 10o-102 "1," -discharge L /., And D / -, respectively, at the outputs 10o-10 "i and 10" -102 ".- |. The shift to the right occurs synchronously when the edge of the synchronization pulse is fed to the bus 13, when the input So is a high level (single signal), and the input Si is a low level (zero signal) of the shift registers 1 and 2. In the case when the recording of a successive 2-bit code (binary or code L} T) is performed in 2-fold clock shifts to the right, the code кода первой группы регистра сдвига, вход сброса подключен к шине сброса регистра сдвига, отличающийс  тем, что, с целью рас- ширени  области применени  за счет обес5Q печени  сдвига кода с основанием V на два разр да за один такт, в него введены два элемента И, два элемента ИЛИ, второй /г-разр дный регистр, 2л мультиплексоров , выходы которых  вл ютс  соответствующими информационными выходамиthe code of the first group of the shift register, the reset input is connected to the reset bus of the shift register, characterized in that, in order to expand the field of application by providing the liver of the shift code with the base V by two bits per cycle, two elements are entered into it , two OR elements, second / g-bit register, 2n multiplexers, the outputs of which are the corresponding information outputs 55 регистра сдвига, /-и (где л-IJ выход первого л-разр дного регистра подключен к первому информационному входу г-го мультиплексора и второму информационному входу 2/-ГО мультиплексора, /-и55 shift register, / (and where l-IJ output of the first l-bit register is connected to the first information input of the n-th multiplexer and the second information input of the 2 / -TH multiplexer, / - поступает на вход /5; регистра 1 по шине 16. На входе 23 при этом присутствует единичный сигнал. Когда на входе So низкий уровень, на входе Si высокий, информаци  сдвигаетс  влево синхронно. Информаци , подлежаща  записи старшими разр дами, поступает вперед на вход DL регистра 2 сдвига по шине 19. На входе 24 присутствует единичный сигнал, а на входе 23 - нулевой. Дл  последовательной записи информации 2л-разр дного кода enters the input / 5; register 1 bus 16. At the entrance 23, there is a single signal. When the input So is low, the input Si is high, the information is shifted to the left synchronously. The information to be recorded by the higher bits is fed forward to the input DL of the shift register 2 on the bus 19. At input 24 there is a single signal, and at input 23 it is zero. For sequential recording of 2-bit code information присутствуют нулевые сигналы.there are zero signals. Lj iicpBui и peiMcrpa i по шине lo через элемент ИЛИ 7, а на вход Ол...второгоLj iicpBui and peiMcrpa i on the bus lo through the element OR 7, and to the input Ol ... of the second Запись старшими разр дами последовательного кода производитс  при , , а информаци  поступает на вход D; первого регистра 1 по шине 18 черезThe high-order recording of the sequential code is made at, and the information is fed to the input D; first register 1 on bus 18 through Lj iicpBui и peiMcrpa i по шине lo через 20 элемент ИЛИ 7, а на вход Ол...второгоLj iicpBui and peiMcrpa i on the bus lo through element 20 OR 7, and at the input of Ol ... the second пл « LJ    pl «lj 30thirty 5five регистра 2 - по шине 19. Выходные сигналы при сдвиге вправо на разр д 2«-разр дного кода снимаютс , присутствуют на выходе , при сдвиге на два разр да вправо за один такт на выходах 102П-2 и 102п-:. Если сдвиг осуществл етс  влево на один разр д, сигнал присутствует на выходе 10о, а если на два разр да за такт - на выходах lOi и 10о. В том случае, когда сдвигаютс  два кода N и yV2, выходные сигналы снимаютс  с выходов и при правом сдвиге и с выходов 10о и Юл при левом сдвиге.register 2 — bus 19. The output signals when shifted to the right by bit 2 are removed, are present at the output, and shifted by two bits to the right in one cycle at the outputs 102P-2 and 102p- :. If the shift is left to the left by one bit, the signal is present at the output of 10 °, and if by two bits per cycle, at the outputs of lOi and 10 °. In the event that two codes N and yV2 are shifted, the output signals are removed from the outputs and with the right shift and with the outputs 10 o and Yul with the left shift. Формула изобретени Invention Formula Реверсивный регистр сдвига, содержащий первый «-разр дный регистр сдвига, С-вход которого подключен к первой щине синхронизации регистра, входы управлени  направлением сдвига подключены соответственно к первой и второй шинам управственно к первой и второй шинам упоав0 лени  направлением сдвига регистра, вход последовательного ввода информации приThe reverse shift register containing the first "-shift shift register, whose C input is connected to the first register synchronization board, the shift direction control inputs are connected to the first and second buses respectively, to the first and second registers, to the sequential input input information at онными входами поступлени параллельного ,-.r,o „  : with the input inputs of the parallel, -. r, o „: кода первой группы регистра сдвига, вход сброса подключен к шине сброса регистра сдвига, отличающийс  тем, что, с целью рас- ширени  области применени  за счет обеспечени  сдвига кода с основанием V на два разр да за один такт, в него введены два элемента И, два элемента ИЛИ, второй /г-разр дный регистр, 2л мультиплексоров , выходы которых  вл ютс  соответствующими информационными выходамиthe code of the first group of the shift register, the reset input is connected to the reset bus of the shift register, characterized in that, in order to expand the application area by providing a code shift with base V by two bits per cycle, two elements are entered into it, two OR elements, the second / g-bit register, 2n multiplexers, the outputs of which are the corresponding information outputs регистра сдвига, /-и (где л-IJ выход первого л-разр дного регистра подключен к первому информационному входу -го мультиплексора и второму информационному входу 2/-ГО мультиплексора, /-иshift register, / - (where l-IJ output of the first l-bit register is connected to the first information input of the -th multiplexer and the second information input of the 2 / -TH multiplexer, / - выход второго «-разр дного регистра под- к первому информационному входу )-го мультиплексора и второму информационному входу (2/-fl)-ro мультиплексора , первые и вторые управл ющие входы 2п мvльтиплeкcopoв подключены соответ- ственно к второй шине синхронизации и шине управлени  режимами работы мультиплексоров регистра, (п-1)-й выход первого регистра сдвига подключен к первому входу перво-о элемента И, второй вход которого  вл е -с  первым входом управлени  режимом работы регистра, а выход подключен к второму входу первого элемента ИЛИ, первый вход которого подключен к второй шине поступлени  последовательного кода, а вы:сод подключен к входу последова- тельного ввода информации при сдвиге вправо второго л-разр дного регистра, первый выход которого подключен к первому входу второго элемента И, второй входthe output of the second “-disk register under the first information input) of the multiplexer and the second information input (2 / -fl) -ro of the multiplexer, the first and second control inputs of the 2-pin multiplex are respectively connected to the second synchronization bus and control bus register multiplexer operation modes, (n-1) -th output of the first shift register is connected to the first input of the first AND element, the second input of which is the first input controlling the operation of the register, and the output is connected to the second input of the first OR element, the first turn is connected to the second serial bus arrival and you: Sod connected to the input of the serial input information when the shift to the right of the second n-bit register, a first output of which is connected to the first input of the second AND gate, the second input которого  вл етс  вторым входом управлени  режимом работы регистра, а его выход подключен к второму входу второго элемента ИЛИ, первый вход которого подключен к третьей шине поступлени  последовательного кода регистра, а выход подключен к входу последовательного ввода информации при сдвиге влево первого «-разр дного регистра, С-вход, 5i и 5о-входы, вход последовательного ввода информации при сдвиге влево и вход сброса второго «-разр дного регистра подключены соответственно к первой шине синхронизации, к первой и второй шинам управлени  направлением сдвига, четвертой шине поступлени  последовательного кода, регистра, информационные входы поступлени  параллельного кода. второго л-разр дного регистра  вл ютс  информационными входами поступлени  параллельного кода второй группы регистра .which is the second control input of the register operation mode, and its output is connected to the second input of the second OR element, the first input of which is connected to the third arrival bus of the serial register code, and the output is connected to the input input of the first shift register , C-input, 5i and 5o-inputs, the input of the sequential input of information when shifting to the left and the reset input of the second “-sized register” are connected respectively to the first synchronization bus, to the first and second buses control shift direction, the fourth entry of the serial bus, the register data inputs of parallel code arrival. The second l-bit register are the information inputs of the arrival of the parallel code of the second register group.