SU1531172A1 - Parallel asynchronous register - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  построени  цифровых вычислительных машин. Цель изобретени  - упрощение параллельного асинхронного регистра. Последний содержит  чейки пам ти 1-3, кажда  из которых состоит из инверторов 4,5 и элемента И-ИЛИ-НЕ 6, инвертор 7 и управл ющий триггер 8, состо щий из элемента И-ИЛИ-НЕ 9 и инвертора 10. В каждой  чейке 1-3 выход инвертора 4 соединен с входом инвертора 5 и элемента 6, выход которого соединен с входом инвертора 4, а входы- с входами элемента 9 и входом инвертора 7. Выходы инверторов 7, 10 соединены с входами элемента 9. 1 ил.The invention relates to computing and can be used to build digital computers. The purpose of the invention is to simplify parallel asynchronous register. The latter contains memory cells 1-3, each of which consists of inverters 4.5 and an AND-OR-NOT 6 element, an inverter 7 and a control trigger 8, consisting of an AND-OR-HE element 9 and an inverter 10. In each cell 1-3 the output of the inverter 4 is connected to the input of the inverter 5 and element 6, the output of which is connected to the input of the inverter 4, and the inputs to the inputs of the element 9 and the input of the inverter 7. The outputs of inverters 7, 10 are connected to the inputs of the element 9. 1 Il .

Description

Изобретение относитс  к вычислительной технике и может быть исполь- зовано при построении цифровых вычислительных машин.The invention relates to computing and can be used in the construction of digital computers.

Целью изобретени   вл етс  упрощение параллельного асинхронного регистра .The aim of the invention is to simplify the parallel asynchronous register.

На чертеже представлена схема регистра .The drawing shows the scheme of the register.

Регистр содержит  чейки 1-3 пам ти кажда  из которых состоит из первого 4 и второго 5 инверторов и элемента И-ИЛИ-НЕ 6, дополнительный инвертор 7 и управл ющий триггер 8, состо щий из элемента И-ИЛИ-НЕ 9 и инвертора 10.The register contains 1–3 memory cells each of which consists of the first 4 and second 5 inverters and an AND-OR-NOT 6 element, an additional inverter 7 and a control trigger 8, consisting of the AND-OR-HE element 9 and the inverter 10 .

На схеме показаны.также информационные входы 11-13 регистра, управл ющий вход (разрешени  приема) 14, управл ющий выход (индикации приема) 15 и информационные выходы 16-18 регистра .The diagram shows also the information inputs 11–13 of the register, the control input (reception permissions) 14, the control output (reception indications) 15 and the information outputs 16–18 of the register.

Параллельный асиьгхронный регистр работает следующим образом.Parallel asynchronous register works as follows.

В начальном состо нии на управл ющем входе 14 регистра имеетс  значение О, в результате чего на выходе инвертора 7 и элементов 6  чеек 1-3 имеетс  значение 1, а на выходе инверторов 4 - значение О, на выходах инверторов 5 - значение 1, на выходе элемента 9 управл ющего триггера В - значение О, а на выходе его инвертора Ю, т.е. на управл ю- щем выходе 15 регистра - значение 1In the initial state, the register control input 14 has the value O, as a result of which the output of the inverter 7 and the elements 6 of the cells 1-3 has the value 1, and the output of the inverters 4 has the value O, the outputs of the inverters 5 have the value 1, the output of the element 9 of the control trigger B is the value O, and at the output of its inverter Yu, i.e. on the control output 15 register - value 1

После того, как на информационные входы 11-13  чеек 1-3 пам ти поступ  однофазные сигналы, соответствующие значени м разр дов записываемого ко- да, на управл ющий вход 14 регистра подаетс  значение 1. При этом на выходе элемента 6  чеек 1-3 пам ти устанавливаетс  значение, противоположное значению на соответствующем информационном входе 11-13, на выход инвертора  чеек 1-3 пам ти - соответствующее этому значению, а на выходе их инвертора 5 - противоположное зна чениею на соответствующем информаци- ониом входе 11-13. Кроме того, на выходе инвертора 7 устанавливаетс  значение О. В результате на выходе элемента 9 управл ющего триггера 8 по вл етс  значение 1, а на выходе его инвертора 10, т.е. на управл ющем выходе 15 регистра - значение О, что свидетельствует о завершении переходных процессов при записиAfter the information inputs 11–13 of memory cells 1–3 receive single-phase signals corresponding to the bit values of the code being written, value 1 is applied to the control input 14 of the register. At the output of cell 6, cells 1–3 the memory is set to the value opposite to the value on the corresponding information input 11-13, to the output of the inverter cells 1-3 of the memory - corresponding to this value, and at the output of their inverter 5 - the opposite value to the corresponding information input 11-13. In addition, the output of the inverter 7 is set to O. As a result, the output of the element 9 of the control trigger 8 appears to be 1, and the output of its inverter 10, i.e. at the control output of the 15th register, the value is O, which indicates the completion of transients during recording

кода в регистр и установке парафазно- го кода на выходах инверторов 4 и 5  чеек 1-3 пам ти. Значение О на управл ющем выходе 15 регистра делает нечувствительными  чейки 1-3 пам ти и управл юР1Ий триггер В к изменению значений сигналов на информационных входах 11-13 (отсекает регистр от информационных входов). Очевидно, что после этого произвольным образом могут измен тьс  сигналы на информационных входах 11-13  чеек 1-3 пам ти с тем, чтобы к моменту следующей записи кода в регистр на этих входах были установлены значени , соответствующие разр дам записываемого кода.code in the register and the installation of a paraphase code at the outputs of inverters 4 and 5 of memory cells 1–3. The value O at the control output 15 of the register makes insensitive the memory cells 1-3 and the control trigger B to change the values of the signals at the information inputs 11-13 (cuts off the register from the information inputs). It is obvious that after this, the signals at the information inputs 11–13 of the memory cells 1–3 can be arbitrarily changed so that by the time the next code is written into the register, the values corresponding to the bits of the code being written are set at these inputs.

Перед новой записью кода регистр должен быть возвращен в исходное состо ние , дл  чего подаетс  значение О на его управл ющий вход 14. Это вызывает по вление значени  1 на выходе инвертора 7 и элементов 6  чеек 1-3 пам ти, затем - значени  О на выходах инверторов 4 этих  чеек пам ти и, наконец, - значени  1 на выходах их инверторов 5. В результате на выходе элемента 9 управл ющего триггера 8 по вл етс  значение О, а на выходе его инвертора 10, т.е. на управл ющем выходе 15 регистра - значение 1, что свидетельствует о завершении переходных процессов при воврате регистра в исходное состо ние.Before a new code entry, the register must be returned to the initial state, for which the value O is fed to its control input 14. This causes the appearance of the value 1 at the output of the inverter 7 and the elements 6 of memory cells 1-3, then the value O the inverter outputs 4 of these memory cells and, finally, the value 1 at the outputs of their inverters 5. As a result, the output of the element 9 of the control trigger 8 appears O, and the output of its inverter 10, i.e. at the control output 15 of the register, the value is 1, which indicates the completion of transients when the register is reset to its initial state.

Следовательно, в предлагаемом регистре , также, как и в известном, при управлении процессом записи информации в регистр и его возвратом в исходное состо ние с помощью сигнала на управл ющем выходе 15 устран етс  вли ние разброса задержек логических элементов регистра на его работу . IConsequently, in the proposed register, as well as in the well-known, managing the process of writing information to the register and returning it to its original state, the signal at control output 15 eliminates the influence of the spread of the delays in the logical elements of the register on its operation. I

Оценива  сложность параллельного асинхронного регистра суммарным числом входов и выходов его логических элементов, получают (B+l4n;, где п - число  чеек пам ти регистра. В известном регистре эта величина составл ет (17+19п), т.е. имеет место упрощение регистра дл  /Лобого п.Estimating the complexity of a parallel asynchronous register by the total number of inputs and outputs of its logic elements, one gets (B + l4n ;, where n is the number of register memory cells. In a known register, this value is (17 + 19p), i.e. there is a simplification Register dl / Lobogo p.

Claims (1)

Формула изобретени Invention Formula Параллельный асинхронный регистр, содержащий п  чеек пам ти, кажда  из которых состоит из элемента И-ИЛИ-НЕ и двух инверторов, причем вход иA parallel asynchronous register containing memory cells, each of which consists of an AND-OR-NOT element and two inverters, the input and выход первого инвертора соединены соответственно с выходом и первым входом первой группы элемента И- 1ЛИ-НЕ, первый вход второй группы которого  вл етс  соответствующим информационным входом регистра, а выходы элемента И-ИЛИ-НЕ и первого инвертора  вл ютс  соответствующими информационными выходами регистра, дополнительный инвертор, вход которого соединен с вторыми входами вторых групп элементов И-ИЛИ-НЕ  чеек пам ти и  вл етс  управл ющим входом регистра, и управ 1172 , the output of the first inverter is connected respectively to the output and the first input of the first group of the AND-1LI element, the first input of the second group of which is the corresponding information input of the register, and the outputs of the AND-OR-NOT element and the first inverter are the corresponding information outputs of the register; an inverter whose input is connected to the second inputs of the second groups of elements AND-OR-NOT memory cells and is the control input of the register, and control 1172, упрощени  регистра, в каждой  чейке пам ти второй вход первой группы эле мента И-ИЛИ-НЕ соединен с вторым входом второй группы данного элемента, вход второго инвертора соединен с выходом первого инвертора, выход второго инвертора каждой  чейки пам ти соединен с соответствующим входом 0 (п+1)-й группы элемента И-ИЛИ-НЕ управл ющего триггера, выход инвертора управл ющего триггера соединен с третьими входами вторых групп элементов И-ИЛИ-НЕ каждой  чейки пам ти и сsimplify the register, in each memory cell the second input of the first group of the AND-OR-NOT element is connected to the second input of the second group of this element, the input of the second inverter is connected to the output of the first inverter, the output of the second inverter of each memory cell is connected to the corresponding input 0 ( n + 1) -th element of the AND-OR-NOT control trigger, the inverter output of the control trigger is connected to the third inputs of the second groups of AND-OR-NOT elements of each memory cell and л ющий триггер, состо щий из инверто- jj первым входом (п+2)-й группы элемен- ра и элемента И-ИЛИ-НЕ, выход и пер- та И-ИЛИ-НЕ управл ющего триггера.a trigger trigger consisting of an invert-jj first input (n + 2) -th element group and an AND-OR-NOT element, an output and the first AND-OR-NOT control trigger. вые входы п групп которого соединены соответственно с входом и выходом инвертора управл ющего триггера, а вторые входы п групп данного элемента с соответствующими входами (п+1)-й группы данного элемента, отличающийс  тем, что, с це,лью.The inputs of the n groups of which are connected respectively to the input and output of the control trigger inverter, and the second inputs of the n groups of a given element with the corresponding inputs of the (n + 1) -th group of the given element, characterized in that, with a chain, pour. второй вход которой соединен с (п+1)-м входом (п+1)-й группы данного элемента и с выходом дополнительного инвер- тора, а третьи входы п групп данного элемента соединены с первыми входами вторых групп элементов И-ИЛИ-НЕ соответствующих  чеек пам ти.the second input of which is connected to the (n + 1) th input of the (n + 1) -th group of this element and with the output of the additional inverter, and the third inputs of the n groups of this element are connected to the first inputs of the second groups of elements AND-OR-NOT corresponding memory cells.