SU1608730A1 - Устройство дл исправлени ошибок в волоконно-оптических цифровых системах передачи информации - Google Patents

Abstract

Изобретение относитс  к технике цифровых систем передачи и может быть использовано в устройствах дл  исправлени  ошибок в волоконно-оптических цифровых линейных трактах, использующих блочные балансные двоичные NB - (N+1) B коды с минимальным кодовым рассто нием D = 1 и соответствующие им двоичные сигналы. Цель изобретени  - повышение помехоустойчивости передачи информации. Поставленна  цель достигаетс  введением в устройство, содержащее компаратор 4, сдвиговый регистр 16, дешифратор 12, преобразователь 15 параллельного кода в последовательный и синхронизатор 3, мультиплексора 1, счетчика 2,формировател  7 стробирующих импульсов, блока 6 пиковых детекторов, порогового элемента 5, двух элементов 8 и 9 задержки, блока 10 сравнени , блока 11 вычитани , коммутатора 13 и блока 14 посто нной пам ти с соответствующими св з ми. 2 ил., 3 табл.

Description

Фиг. 7

Изобретение относитс  к технике цифровых систем передачи и может быть использовано дл  исправлени  ошибок в волоконно-оптических цифровых линейных трактах, использующих блочные балансные двоичные пВ-(п+1)В коды с минимальным кодовым рассто нием и соответствующие им двоичные сигналы.

Цель изобретени  - повышение помехоустойчивости передачи информации.

На фиг. представлена функциональна  схема устройства; на фиг,2 - временные диаграммы работы устройства.

Устройство содержит мультиплексор 1, счетчик 2, синхронизатор 3, компаратор 4, пороговый элемент 5, блок пиковых детекторов 6,формирователь 7

16087304

плексора 1 формируетс  сигнал (фиг,2д), соответствующий отсчету второго разр да Х.прин того сигнала X и т,д,. (фиг.2е,ж)о Таким образом, на вход 17 устройства поступают два вектора сигналов X,(0,7; 0,9; 0,95; 0,65) и (0,20; 0,41; 0,15; 0,35), соответствующие первому и второму передан- JQ ных кодовым словам.

Принцип работы синхронизатора 3

. заключаетс  в том, что он формирует сигналы блочной синхронизации (фиг,2в), соответствующие началу ко- J5 дового слова, С выхода мультиплексо- ; ра 1 прин тый сигнал в параллельном коде поступает на соответствующие входы блока пиковых детекторов 6, который состоит из четырех одинаковых

стробирующих импульсов, первый и вто- 20 пиковых детекторов, управл емых сиг25

30

рой элементы 8 и 9 задержки, блок 10 сравнени , блок 11 вычитани , дешифратор 12, коммутатор 13, блок 14 посто нной пам ти, преобразователь 15 параллельного кода в последовательный , сдвиговый регистр 16, информационный 17 и тактовый 18 входы, выход

19Устройство работает следующим образом .

Пусть дл  передачи информации в . волоконно-оптической цифровой системе передачи информации используетс  код ЗВ-4В, который трем двоичным символам ставит в соответствие блок из четырех двоичных символов (см,табл.1) причем минимальное кодовое рассто ние . На информационный вход уст-, ройства поступают сигналы, искаженные помехой. Пусть на передающем конце переданы два кодовых слова Ап(0110) и А(0100), а сигнал на входе 17 устройства имеет вид, показанной на ,фиг,2а. Входной сигнал (фиг,2а) поступает на информационный вход муль- 45 типлексора 1 , который управл етс  . счетчиком 2, который осуществл ет счет по импульсам тактовой частоты (фиг,2б), и синхронизируетс  импульса35

40

ми блочной частоты (фиг,2в), выраба- Q задержки

налом с выхода формировател  7 стробирующих импульсов (фиг,2м). Принцип работы блока пиковых детекторов 6 заключаетс  в том, что каждый из четырех пиковых детекторов выбирает максимальное значение сигнала на соответствующем своём входе и запоминает его до конца кодового слова. Затем осуществл етс  сброс пиковых детекторов по сигналу с первого выхода (фиг,2м) формировател  7 стробирующих импульсов, Принцип работы формировател  7 стробирующих импульсов состоит в том, что он генерирует импульсы с длительностью, равной 0,25 периода тактовой частоты только в те моменты, когда на его направл ющих входах присутствуют сигналы логической 1, а на тактовом входе - отрицательный перепад напр жени , что Соответствует середине четвертого тактового интервала, т.е. середине четвертого разр да прин того кодового слова, при этом сигнал с первого выхода проходит через элемент задержки на 0,25 такта, наход щийс  внутри формировател  7 стробирующих импульсов (фиг,2м), а сигнал с второго выхода (фиг,2п).поступает без

тываемой синхронизатором 3, Принцип работы мультиплексора 1 заключаетс  в следующем: по управл ющим сигналам, , вырабатьшаемым счетчиком 2 и .синхронизатором 3, на первом выходе мультиплексора 1 формируетс  сигнал (фиГо2г), соответствующий отсчету первого разр да Х прин того кодового сигнала X, на втором выходе мультиТаким образом, сброс пиковых детекторов 6 происходит после того, как на нем запомнитс  максимальное значение прин того кодового слова. Входной сигнал X (фиг,2а) поступает также на первый информационный вход компаратора 4, на второй информационный вход которого поступает сигнал с выхода порогового элемента 5, а на

заключаетс  в том, что он формирует сигналы блочной синхронизации (фиг,2в), соответствующие началу ко- дового слова, С выхода мультиплексо- ; ра 1 прин тый сигнал в параллельном коде поступает на соответствующие входы блока пиковых детекторов 6, который состоит из четырех одинаковых

пиковых детекторов, управл емых сиг0 пиковых детекторов, управл емых сиг5

0

5

5

0

налом с выхода формировател  7 стробирующих импульсов (фиг,2м). Принцип работы блока пиковых детекторов 6 заключаетс  в том, что каждый из четырех пиковых детекторов выбирает максимальное значение сигнала на соответствующем своём входе и запоминает его до конца кодового слова. Затем осуществл етс  сброс пиковых детекторов по сигналу с первого выхода (фиг,2м) формировател  7 стробирующих импульсов, Принцип работы формировател  7 стробирующих импульсов состоит в том, что он генерирует импульсы с длительностью, равной 0,25 периода тактовой частоты только в те моменты, когда на его направл ющих входах присутствуют сигналы логической 1, а на тактовом входе - отрицательный перепад напр жени , что Соответствует середине четвертого тактового интервала, т.е. середине четвертого разр да прин того кодового слова, при этом сигнал с первого выхода проходит через элемент задержки на 0,25 такта, наход щийс  внутри формировател  7 стробирующих импульсов (фиг,2м), а сигнал с второго выхода (фиг,2п).поступает без

задержки

Таким образом, сброс пиковых детекторов 6 происходит после того, как на нем запомнитс  максимальное значение прин того кодового слова. Входной сигнал X (фиг,2а) поступает также на первый информационный вход компаратора 4, на второй информационный вход которого поступает сигнал с выхода порогового элемента 5, а на

5 1

упраш ющий вход компаратора 4 по- ступгет сигнал тактовой частоты (ком

открываетс  О).

уровнем логиIII инцип работы компаратора 4 за- етс  в следующем. В моменты вре задаваемые отрицательным перетактовой частоты и соответству середине тактового интервала, ойуществл ет сравнение прин того ла со значением на выходе по- элемента Гфиг.2а),, и если сигна|л превьппает порог, то на выхо- компаратора 4 формируетс  сигнал

1, в противном случае - сигнал логического О. Фактически,

ключ

мени

падок

ющие

он

сигнг

рогового

си

де

логической

в компараторе жесткого

(фиг.

не

выход|е

ватьс1 

ни ,

слова

0000

4 формируютс  оценки решени . Величина порога 2а) выбираетс  равной полови- аги(плитуды прин того сигнала. компаратора 4 будет формиро- оценок жесткого реше- который дл  первого кодового

С 1111, а дл  второго G.

сое гавл ет

(фиг.2о).

жесткого решени  с выхода 4 поступают на информа- вход регистра 16 сдвига, на сдвига которого поступает сиг- Т|актовой частоты с задержкой

15 НС с выхода первого элем задержки. Величина задержки такой исход  из того, что задержки включени  компаратора

12 НС. На выходе регис формируютс  четыре оценки жест зешени  в параллельном коде. С 1 пиковых детекторов 6 (фиг.2з л) отсчетные значени  сигналов ге  на соответствующие информационней входы блока 10 сравнений и блока 11 вычитани , на входы разрешени  которых подаетс  сигнал разрешени  OV формировател  7 стробирующих импульсов (фиг.2н). На управл ющий: вход (шока 11 вычитани  подаетс  сигнал с выхода порогового элемента 5 (фиГоЗа).

Оценки компаратора цион4э1Й вход нал

пор д)ка та 8 выбрала врем  4

ра 16 кого выход и, к, подаю

аклю ; т

Э Хз Хз

х х

Принцип работы блока 10 сравнений аетс  в том, что он осуществл - сле|дующие сравнени :

(I) (2) (3) (4)

X

2

X

X

ч

1

(5)

а в случае невыпол 0 . В бло

08730 , 6

В рассматриваемом дл  первого кодового слова ,,9; ,,65; ,95 ,7; ,,65;Х2 0,,0,7, т.е. все неравенства выполн ютс .

Дл  второго кодового слова Xj 0,,41; ,,35; ,,0,2; X 0,41 ,35; Q Х,,0,,0,2.

Откуда видно, что первые три неравенства не вьшолн ютс .

В случае выполнени  неравенств (О (5) на соответствующих выходах j блока 10 сравнений формируетс -сигнал логической 1

нени  - сигнал логического ке 11 вычитани  производ тс  следующие операции:

20 Х,-Х,,5; (6) ,5; (7) X,-X -Xj+X О (8) В рассматриваемом случае дл  первого кодового слова

25 ,,7-0,95+0,,4 0,5; Х,-Х,,7-0,9+0,,,5 ; Х,-Х,-Х,,7-0,9-0,95+0,65 -0,5 0.

Дл  второго кодового слова 30 Х -Хз+Х 0,2-0,15+0,,,5; ., 2-0,41+0,,14 0,5; X,-Xi-X,,2-0,41-0,15+0,35 -0,01 ; Оо.

В случае выполнени  неравенств (6) - (8) на соответствующих выходах блока I1 вычитани  также формируетс 

35

-сигнал логической 1, а

в случае нё- 0.

выполнени  - сигнал логического

Все сигналы, поступающие на входы

Q дещифратора 12,  вл ютс  адресом данного дешифратора и в соответствии с пришедшей двоичной комбинацией активи- руетс  соответствующий выход дешифратора 12 (,,),- при этом вьпсоды

45 дешифратора 12 подключены к информа-. ционным входам коммутатора 13. Приведенные входные сигналы дешифрато- ра 12 поступают также и на первый, ,.- второй и п тый адресные входы комму50 татора 13 и на первые три информационных входа блока 14 посто нной пам .- ти. Первый и второй выходы блока-11 вычитани  (формулы (6) и (7)) подключены к дес тому и одиннадцатому ад5 ресным входам коммутатора 13. Третий выход блока вычитани  (формула (8)) подключен к двенадцатому адрес ному входу блока 13, а также к чет- вертому адресному входу блока 14 nor ;

сто нкой пам ти. Третий и четвертый выходы регистра 1-6 сдвига соединены третьим и четвертым адресными входам коммутатора 13, шестой, седьмой, - восьмой и дев тый адресные входы которого подключены к второму, третьему , четвертому и п тому выходам блока 10 сравнений соответственно (формулы (2) - (5)). Принцип работы коммутатора 13 заключаетс  в том, что он пропускает на выход только один соответствующий результат сравнени  в каждом конкретном случае, задаваемом адресными сигналами (табл.2).

Дл  первого из переданных кодовых слов на вход коммутатора 13 поступает комбинаци  № 32 (табл.2). Ей соответствует уровень логической 1 на выходе. Дл  второго кодового ело- ва поступает комбинаци  № 4 (табл.2) Ей также соответствует 1 на выходе Выход коммутатора 13 подключен к п тому информационному входу блока 14 посто нной пам ти, на первые четыре информационных входа которого подаютс  сигналы четырех следующих результатов сравнени : на первый вход Х,0,5; на второй вход ,5; на третий вход на четвертый вход X -X -Xj+X 0, которые вместе с сигналом с выхода коммутатора 13- составл ют адрес дл  блока 14 посто нной пам ти, в который заранее записаны необходимые кодовые слова по соответствующему адресу. В рассматриваемом случае дл  первого из переданных кодовьк слов на вход блока 14 посто нной пам ти поступает комбинаци  № 4 (табл.3), а дл  второго кодового слова - комбинаци  № 8 (табл.3). Им соответствуют выходные слова А., 0110 и соответственно (фиг.2п). ,

Таким образом, происходит восстановление (регенераци ) прин того кодового слова. Сигнал управлени  поступает на блок посто нной пам ти от синхронизатора 3 фактически уже в на- чале следующего кодового слова.. Полученный на выходе блока 14 посто нной пам ти четырехразр дньй параллельный код поступает на преобразователь 15, на управл ющий вход которого поступает сигнал от синхронизатора 3 через второй элемент 9 задержки, а на так- I товый вход поступает тактова  частота , с помощью которой осуществл етс 

сдвиг информации и передача ее на выход 19 устройства.

Таким образом, полное восстановление п-го кодового слова происходит в (п+1) такте и в последовательном коде передаетс  на выход 19 устройства . Таким образом, в устройстве за счет исправлени  ошибок в блочных двоичных пВ-(п+1)В кодах с минимальным кодовым рассто нием повьшга- етс  помехоустойчивость волоконно- оптических цифровых систем передачи информации.

15

-,/, Q

рмула изобретени

5

/, Q

5

0

5

ь

Устройство дл  исправлени  ошибок в волоконно-оптических цифровых сие- i темах передачи информации, содержа- щее компаратор,сдвиговьй регистр, дешифратор и преобразователь параллельного кода в последовательньй, выход которого  вл етс  выходом устройства , синхронизатор, тактовый вход которого и тактовый вход преобразовател  параллельного кода в последовательный объединены и  вл ютс  тактовым входом устройства, о т л и ч а ю - щ е ее.   тем, что, с целью повышени  помехоустойчивости передачи информации , в него введены мультиплексор , счетчик, формирователь строби- рующих импульсов, блок пиковых детекторов , пороговый элемент, первый и второй элементы задержки, блок сравнени , блок вычитани , коммутатор, блок посто нной пам ти, информационный вход мультиплексора, первый информационный вход компаратора и вход порогового элемента объединены и  вл ютс  информационным входом устройства , тактовые входы счетчика и формировател  стробирующих импульсов объединены и  вл ютс  тактовьм входом - устройства, выходы счетчика подключены к управл ющим входам формировател  стробирующих импульсов и к адресным входам мультиплексора, выходы последнего подключены к информационным входам блока пиковых детекторов, выходы которого подключены к информационным входам блока сравнени  и блока вычитани , первый и второй выходы формировател  стробирующих импульсов под , ключены к входам разрешени  блока пи- коЕых детекторов, к блокам сравнени  и вычитани  соответственно, третий

, выход формировател  стробирующих импульсов подключен к управл ющему входу компаратора и через первый элемен за,ержки к входу Сдвиг сдвигового регистра, выход порогового элемента подключен к управл ющему входу блока вычитани  и к второму информаци- онюму входу компаратора, выход кото ро О подключен к информационному входу сдвигового регистра, первый и второй выходы которого подключены к первому и второму входам дешифра- то:)а, к первому и второму адресным входам коммутатора и блока посто нной пам ти, третий и четвертьй вько- ды|сдвигового регистра подключены к третьему и четвертому адресным входам коммутатора, первый выход блока сравнени  подключен к третьему вхо ДУ Bxd

дешифратора, к п тому адресному 1ДУ коммутатора и к третьему адрес ному входу блока посто нной пам ти.

втс xo

Фой, третий, четвертый и п тый вы- ,ы блока сравнени  подключены к

o

шестому, седьмому, восьмому и дев тому адресным входам коммутатора соответственно, первый и второй выходы блока вычитани  подключены к дес тому и одиннадцатому адресным входам коммутатора соответственно,, третий выход блока вычитани  подключен к двенадцатому адресному входу коммутатора и к четвертому адресному входу блока посто нной пам ти , выходы дешифратора подключены к информационным входам коммутатора, выход которого подключен к п тому адресному входу блока посто нной пам ти , выходы которого подключены к информационным входам преобразовател  параллельного кода в последовательный , выход синхронизатора подключен к управл ющим входам счетчика,

блока посто нной пам ти и через второй элемент задержки к управл ющему входу преобразовател  параллельного

кода в последовательный.

Т а о л и ц а 1

Таблица 2

О i

О I О

1 о I

о

/7

-I -iif

Claims (1)

1. Формула изобретения

   Устройство для исправления ошибок в волоконно-оптических цифровых сис- I темах передачи информации, содержа- ‘ щее компаратор,сдвиговый регистр, дешифратор и преобразователь параллельного кода в последовательный, выход которого является выходом устройства, синхронизатор, тактовый вход которого и тактовый вход преобразователя параллельного кода в последовательныи объединены и являются тактовым входом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения помехоустойчивости передачи информации, в него введены мультиплексор, счетчик, формирователь стробирующих импульсов, блок пиковых детекторов, пороговый элемент, первый и второй элементы задержки, блок сравнения, блок вычитания, коммутатор, блок постоянной памяти, информационный вход мультиплексора, первый информационный вход компаратора и вход порогового элемента объединены и являются информационным входом устройства, тактовые входы счетчика и формирователя стробирующих импульсов объединены и являются тактовым входом ; устройства, выходы счетчика подключены к управляющим входам формирователя стробирующих импульсов и к адресным входам мультиплексора, выходы последнего подключены к информационным входам блока пиковых детекторов, выходы которого подключены к информационным входам блока сравнения и блока вычитания, первый и второй выходы формирователя стробирующих импульсов под,ключены к входам’разрешения блока пиковых детекторов, к блокам сравнения и вычитания соответственно, третий “ выход формирователя стробирующих им9 пурьсов подключен к управляющему вхокомпаратора и через первый элемент Сдвиг сдвигового вычитания и к второму информациДУ задержки к входу регистра, выход порогового элемента подключен к управляющему входу блока он|юму входу компаратора, выход которо вхбду сдвигового регистра, первый и второй выходы которого подключены к первому и второму входам дешифратора, к первому и второму адресным входам коммутатора и блока'постоянно^ памяти ды третьему и четвертому адресным входа^ коммутатора ка ДУ о подключен к информационному , третий и четвертый выхосдвигового регистра подключены к , первый выход блосравнения подключен к третьему входешифратора, к пятому адресному 20 вхдду коммутатора и к третьему адрес ному входу блока постоянной памяти, второй, третий, четвертый и пятый выходы блока сравнения подключены к шестому, седьмому,· восьмому и девятому адресным входам коммутатора соответственно, первый и второй выходы блока вычитания подключены к десятому и одиннадцатому адресным входам коммутатора соответственно,, третий выход блока вычитания подключен к двенадцатому адресному входу коммутатора и к четвертому адресному входу блока постоянной памяти, выходы дешифратора подключены к информационным входам коммутатора, ’ выход которого подключен к пятому адресному входу блока постоянной памяти, выходы которого подключены к информационным входам преобразователя параллельного кода в последовательный, выход синхронизатора подключен к управляющим входам счетчика, блока постоянной памяти и через второй элемент задержки к управляющему входу преобразователя параллельного кода в последовательный.

   Таблица 1

   Номер ком бинации Вход кодера Выход кодера Т II 1 000 0010 101 1 2 001 10 10 3 010 01 01 4. 01 1 1 1 00 5 100 00 I 1 6 101 10 01 7 110 01 10 8 11 1 0100 1 101

   Таблица

   Информационные входы ДШ

   Адресные входы

   Выход

   1 1

   Т608730 .12

   Адресные входы .

   Номер входной комбинации

   12 - • 0 13 . - - 1 14 - -. 1 15 0 16 - 0 17 -' * г 18 * - 1 19 - 0 20 1» 0 21 - I 22 - - 1 23 - - 0 24 - - 0 25 — . -. 1 26 - * 1 27 ! ' * 0 28 0 - 0 29 - - ! 30 * - 1 31 - · 1 0 32 - 0 0

   Продолжение табл.2

   Информационные входы ДШ Выход ди 8 9 1 2 3 1 2 3 4 5 6 7 8 - - 0 0 0 1 1 0 » 1 1 i 1 г - - 0 1 1 1 1 1 0 1 1 1 1 0 - - 0 1 1 1 1 t 0 I 1 1 1 1 1 - 0 1 1 1 1 1 0 1 1 1 t 0 0 * 0 1 1 1 1 I 0 1 1 t 1 •1 . 1 - 1 0 0 1 I i i 0 1 1 1 0 0 - 1 0 0 1 I 1 1 0 1 1 1 • 1 * * 1 0 0 1 I . 1 1 0 i t 1 • 0 - 1 0 0 1 1 » 1 0 1 i 1 I *' - 1 0 0 ». 1 1 1 1 0 1 1 0 - 1 0 1 1 1 1 1 .1 0 1 1 1 , - 1 1 0 1 1 1 1 I 1 0 ! I 0 0 1 ‘0 1 . 1 1 1 1 « 0 1 1 1 * - 1 1 0 1 1 I 1 i 1 0 1 0 - - 1 1 0 1 1 t 1 1 I 0 1 1 * - 1 » 0 1 1 1 1 1 1 0 1 0 * 1 t 0 t 1 I f > 1 0 1 1 - - 1 1 1 1 1 1 1 1 1 1 0 0 — 1 1 1 1 1 1 1 1 1 1 0 t - 1 1 1 I 1 1 1 1 1 1 0 0 1 1 1 ! 1 i 1 1 1 1 0 1