SU1608730A1 - Device for correcting errors in fibre-optics digital data transmission systems - Google Patents

Abstract

Изобретение относитс  к технике цифровых систем передачи и может быть использовано в устройствах дл  исправлени  ошибок в волоконно-оптических цифровых линейных трактах, использующих блочные балансные двоичные NB - (N+1) B коды с минимальным кодовым рассто нием D = 1 и соответствующие им двоичные сигналы. Цель изобретени  - повышение помехоустойчивости передачи информации. Поставленна  цель достигаетс  введением в устройство, содержащее компаратор 4, сдвиговый регистр 16, дешифратор 12, преобразователь 15 параллельного кода в последовательный и синхронизатор 3, мультиплексора 1, счетчика 2,формировател  7 стробирующих импульсов, блока 6 пиковых детекторов, порогового элемента 5, двух элементов 8 и 9 задержки, блока 10 сравнени , блока 11 вычитани , коммутатора 13 и блока 14 посто нной пам ти с соответствующими св з ми. 2 ил., 3 табл.The invention relates to a technique of digital transmission systems and can be used in devices for correcting errors in fiber-optical digital linear paths using block balanced binary NB - (N + 1) B codes with a minimum code distance D = 1 and corresponding binary signals. . The purpose of the invention is to improve the noise immunity of information transmission. The goal is achieved by introducing into the device containing a comparator 4, a shift register 16, a decoder 12, a parallel code to serial converter 15 and a synchronizer 3, multiplexer 1, counter 2, a gate generator 7, a peak detector unit 6, two elements 8 and 9 delays, a comparator unit 10, a subtraction unit 11, a switch 13 and a fixed memory unit 14 with corresponding links. 2 ill., 3 tab.

Description

Фиг. 7FIG. 7

Изобретение относитс  к технике цифровых систем передачи и может быть использовано дл  исправлени  ошибок в волоконно-оптических цифровых линейных трактах, использующих блочные балансные двоичные пВ-(п+1)В коды с минимальным кодовым рассто нием и соответствующие им двоичные сигналы.The invention relates to a technique of digital transmission systems and can be used to correct errors in fiber-optic digital linear paths using block balanced binary rv- (n + 1) B codes with a minimum code distance and corresponding binary signals.

Цель изобретени  - повышение помехоустойчивости передачи информации.The purpose of the invention is to improve the noise immunity of information transmission.

На фиг. представлена функциональна  схема устройства; на фиг,2 - временные диаграммы работы устройства.FIG. functional diagram of the device is presented; 2, time diagrams of the device operation.

Устройство содержит мультиплексор 1, счетчик 2, синхронизатор 3, компаратор 4, пороговый элемент 5, блок пиковых детекторов 6,формирователь 7The device contains a multiplexer 1, a counter 2, a synchronizer 3, a comparator 4, a threshold element 5, a block of peak detectors 6, a driver 7

1608730416087304

плексора 1 формируетс  сигнал (фиг,2д), соответствующий отсчету второго разр да Х.прин того сигнала X и т,д,. (фиг.2е,ж)о Таким образом, на вход 17 устройства поступают два вектора сигналов X,(0,7; 0,9; 0,95; 0,65) и (0,20; 0,41; 0,15; 0,35), соответствующие первому и второму передан- JQ ных кодовым словам.Plexor 1, a signal is generated (FIG. 2d), corresponding to the reading of the second bit X of the received signal X and m, d ,. (Fig. 2e, g) o Thus, two vectors of signals X, (0.7; 0.9; 0.95; 0.65) and (0.20; 0.41; 0, 15; 0,35), corresponding to the first and second transmitted JQ-y code words.

Принцип работы синхронизатора 3The principle of operation of the synchronizer 3

. заключаетс  в том, что он формирует сигналы блочной синхронизации (фиг,2в), соответствующие началу ко- J5 дового слова, С выхода мультиплексо- ; ра 1 прин тый сигнал в параллельном коде поступает на соответствующие входы блока пиковых детекторов 6, который состоит из четырех одинаковых. It consists in the fact that it generates block synchronization signals (Fig. 2c) corresponding to the beginning of the code word J5, From the multiplex output; Pa 1 The received signal in a parallel code is fed to the corresponding inputs of the peak detector unit 6, which consists of four identical

стробирующих импульсов, первый и вто- 20 пиковых детекторов, управл емых сиг25strobe pulses, first and second 20 peak detectors, controlled by sig25

30thirty

рой элементы 8 и 9 задержки, блок 10 сравнени , блок 11 вычитани , дешифратор 12, коммутатор 13, блок 14 посто нной пам ти, преобразователь 15 параллельного кода в последовательный , сдвиговый регистр 16, информационный 17 и тактовый 18 входы, выходswarm delay elements 8 and 9, comparison block 10, subtraction block 11, decoder 12, switch 13, fixed memory block 14, parallel code to serial converter 15, shift register 16, information 17 and clock 18 inputs, output

19Устройство работает следующим образом .19 The device operates as follows.

Пусть дл  передачи информации в . волоконно-оптической цифровой системе передачи информации используетс  код ЗВ-4В, который трем двоичным символам ставит в соответствие блок из четырех двоичных символов (см,табл.1) причем минимальное кодовое рассто ние . На информационный вход уст-, ройства поступают сигналы, искаженные помехой. Пусть на передающем конце переданы два кодовых слова Ап(0110) и А(0100), а сигнал на входе 17 устройства имеет вид, показанной на ,фиг,2а. Входной сигнал (фиг,2а) поступает на информационный вход муль- 45 типлексора 1 , который управл етс  . счетчиком 2, который осуществл ет счет по импульсам тактовой частоты (фиг,2б), и синхронизируетс  импульса35Let for information transfer c. The FB-4B code is used in the fiber-optic digital information transmission system, which assigns a block of four binary symbols (see Table 1) to three binary symbols, with the minimum code distance. Signals distorted by interference are received at the information input of the device. Let two code words An (0110) and A (0100) be transmitted at the transmitting end, and the signal at the device input 17 has the form shown in FIG. 2a. The input signal (Fig. 2a) is fed to the information input of the multiplexer 1, which is controlled. counter 2, which counts the clock frequency pulses (Fig 2b) and synchronizes the pulse 35

4040

ми блочной частоты (фиг,2в), выраба- Q задержкиmi block frequency (Fig, 2c), cut-Q delay

налом с выхода формировател  7 стробирующих импульсов (фиг,2м). Принцип работы блока пиковых детекторов 6 заключаетс  в том, что каждый из четырех пиковых детекторов выбирает максимальное значение сигнала на соответствующем своём входе и запоминает его до конца кодового слова. Затем осуществл етс  сброс пиковых детекторов по сигналу с первого выхода (фиг,2м) формировател  7 стробирующих импульсов, Принцип работы формировател  7 стробирующих импульсов состоит в том, что он генерирует импульсы с длительностью, равной 0,25 периода тактовой частоты только в те моменты, когда на его направл ющих входах присутствуют сигналы логической 1, а на тактовом входе - отрицательный перепад напр жени , что Соответствует середине четвертого тактового интервала, т.е. середине четвертого разр да прин того кодового слова, при этом сигнал с первого выхода проходит через элемент задержки на 0,25 такта, наход щийс  внутри формировател  7 стробирующих импульсов (фиг,2м), а сигнал с второго выхода (фиг,2п).поступает безat the output of the gate driver 7 gating pulses (FIG. 2m). The principle of operation of the peak detector unit 6 is that each of the four peak detectors selects the maximum value of the signal at its corresponding input and stores it until the end of the code word. Then, the peak detectors are reset by the signal from the first output (FIG. 2m) of the gate generator 7, the principle of the gate pulse generator 7 is that it generates pulses with a duration equal to 0.25 of the clock frequency period only when the logical inputs 1 are present at its guiding inputs, and a negative voltage drop is present at the clock input, which corresponds to the middle of the fourth clock interval, i.e. In the middle of the fourth bit of the received code word, the signal from the first output passes through a delay element of 0.25 clock, which is inside the gate generator 7 (FIG. 2m), and the signal from the second output (FIG. 2P) enters without

тываемой синхронизатором 3, Принцип работы мультиплексора 1 заключаетс  в следующем: по управл ющим сигналам, , вырабатьшаемым счетчиком 2 и .синхронизатором 3, на первом выходе мультиплексора 1 формируетс  сигнал (фиГо2г), соответствующий отсчету первого разр да Х прин того кодового сигнала X, на втором выходе мультиТаким образом, сброс пиковых детекторов 6 происходит после того, как на нем запомнитс  максимальное значение прин того кодового слова. Входной сигнал X (фиг,2а) поступает также на первый информационный вход компаратора 4, на второй информационный вход которого поступает сигнал с выхода порогового элемента 5, а наsynchronizer 3, the principle of operation of multiplexer 1 is as follows: according to control signals, generated by counter 2 and synchronizer 3, a signal (fig.2g) is generated at the first output of multiplexer 1, corresponding to reading the first bit X of the received code signal X, the second output, in the MultiTak way, the reset of the peak detectors 6 occurs after it has memorized the maximum value of the received codeword. The input signal X (FIG. 2a) also goes to the first information input of the comparator 4, the second information input of which receives a signal from the output of the threshold element 5, and

заключаетс  в том, что он формирует сигналы блочной синхронизации (фиг,2в), соответствующие началу ко- дового слова, С выхода мультиплексо- ; ра 1 прин тый сигнал в параллельном коде поступает на соответствующие входы блока пиковых детекторов 6, который состоит из четырех одинаковыхIt consists in the fact that it generates block synchronization signals (Fig. 2c) corresponding to the beginning of the code word, From the output of the multiplex; Pa 1 The received signal in a parallel code is fed to the corresponding inputs of the peak detector unit 6, which consists of four identical

пиковых детекторов, управл емых сиг0 пиковых детекторов, управл емых сиг5peak detectors, controlled sig0 peak detectors, controlled sig5

00

5 five

5five

00

налом с выхода формировател  7 стробирующих импульсов (фиг,2м). Принцип работы блока пиковых детекторов 6 заключаетс  в том, что каждый из четырех пиковых детекторов выбирает максимальное значение сигнала на соответствующем своём входе и запоминает его до конца кодового слова. Затем осуществл етс  сброс пиковых детекторов по сигналу с первого выхода (фиг,2м) формировател  7 стробирующих импульсов, Принцип работы формировател  7 стробирующих импульсов состоит в том, что он генерирует импульсы с длительностью, равной 0,25 периода тактовой частоты только в те моменты, когда на его направл ющих входах присутствуют сигналы логической 1, а на тактовом входе - отрицательный перепад напр жени , что Соответствует середине четвертого тактового интервала, т.е. середине четвертого разр да прин того кодового слова, при этом сигнал с первого выхода проходит через элемент задержки на 0,25 такта, наход щийс  внутри формировател  7 стробирующих импульсов (фиг,2м), а сигнал с второго выхода (фиг,2п).поступает безat the output of the gate driver 7 gating pulses (FIG. 2m). The principle of operation of the peak detector unit 6 is that each of the four peak detectors selects the maximum value of the signal at its corresponding input and stores it until the end of the code word. Then, the peak detectors are reset by the signal from the first output (FIG. 2m) of the gate generator 7, the principle of the gate pulse generator 7 is that it generates pulses with a duration equal to 0.25 of the clock frequency period only when the logical inputs 1 are present at its guiding inputs, and a negative voltage drop is present at the clock input, which corresponds to the middle of the fourth clock interval, i.e. In the middle of the fourth bit of the received code word, the signal from the first output passes through a delay element of 0.25 clock, which is inside the gate generator 7 (FIG. 2m), and the signal from the second output (FIG. 2P) enters without

задержкиdelays

Таким образом, сброс пиковых детекторов 6 происходит после того, как на нем запомнитс  максимальное значение прин того кодового слова. Входной сигнал X (фиг,2а) поступает также на первый информационный вход компаратора 4, на второй информационный вход которого поступает сигнал с выхода порогового элемента 5, а наThus, the reset of the peak detectors 6 occurs after it has memorized the maximum value of the received codeword. The input signal X (FIG. 2a) also goes to the first information input of the comparator 4, the second information input of which receives a signal from the output of the threshold element 5, and

5 15 1

упраш ющий вход компаратора 4 по- ступгет сигнал тактовой частоты (ком the trigger input of the comparator 4 triggers a clock signal (com

открываетс  О).opens with O).

уровнем логиIII инцип работы компаратора 4 за- етс  в следующем. В моменты вре задаваемые отрицательным перетактовой частоты и соответству середине тактового интервала, ойуществл ет сравнение прин того ла со значением на выходе по- элемента Гфиг.2а),, и если сигна|л превьппает порог, то на выхо- компаратора 4 формируетс  сигналThe log III level of operation of the comparator 4 is specified as follows. At the moments of time set by the negative repetitive frequency and corresponding to the middle of the clock interval, there is a comparison of the received with the value at the output of the element Gfg 2a), and if the signal exceeds the threshold, then at the output of the comparator 4 a signal is generated

1, в противном случае - сигнал логического О. Фактически,1, otherwise - a logical O signal. In fact,

ключkey

мениmeni

падокthe paddock

ющиеthose

онhe

сигнгsingg

роговогоhorny

сиsi

деde

логическойlogical

в компараторе жесткогоin hard comparator

(фиг.(FIG.

неnot

выход|еoutput | e

ватьс1 vat1

ни ,neither

словаthe words

00000000

4 формируютс  оценки решени . Величина порога 2а) выбираетс  равной полови- аги(плитуды прин того сигнала. компаратора 4 будет формиро- оценок жесткого реше- который дл  первого кодового4, decision scores are generated. The value of the threshold 2a) is chosen to be equal to half (the received signal’s amplitude. Comparator 4 will be a formidable hard decision for the first code

С 1111, а дл  второго G. C 1111, and for the second G.

сое гавл етsoy harbor

(фиг.2о).(Fig.2o).

жесткого решени  с выхода 4 поступают на информа- вход регистра 16 сдвига, на сдвига которого поступает сиг- Т|актовой частоты с задержкойhard decisions from output 4 are received at the information input of the shift register 16, the shift of which receives signal-T |

15 НС с выхода первого элем задержки. Величина задержки такой исход  из того, что задержки включени  компаратора15 NS from the output of the first element delay. The magnitude of the delay is based on the fact that the delays of turning on the comparator

12 НС. На выходе регис формируютс  четыре оценки жест зешени  в параллельном коде. С 1 пиковых детекторов 6 (фиг.2з л) отсчетные значени  сигналов ге  на соответствующие информационней входы блока 10 сравнений и блока 11 вычитани , на входы разрешени  которых подаетс  сигнал разрешени  OV формировател  7 стробирующих импульсов (фиг.2н). На управл ющий: вход (шока 11 вычитани  подаетс  сигнал с выхода порогового элемента 5 (фиГоЗа).12 NS. At the output of the regis, four evaluations of the gesture of a parallel code are generated. With 1 peak detectors 6 (fig. 2l), the readings of the signals are sent to the corresponding information inputs of the comparison unit 10 and the subtraction unit 11, to the resolution inputs of which the resolution signal OV of the gating pulse generator 7 is fed (fig.2n). To the control: input (of the subtraction shock 11, a signal is output from the output of the threshold element 5 (figa).

Оценки компаратора цион4э1Й вход налComparator ration4e1Y scores input cash

пор д)ка та 8 выбрала врем  4time d) ka 8 chose time 4

ра 16 кого выход и, к, подаюra 16 whom exit and, to ,'m serving

аклю ; тshark; t

Э Хз ХзE Xs Xs

х хxx

Принцип работы блока 10 сравнений аетс  в том, что он осуществл - сле|дующие сравнени :The principle of operation of unit 10 of comparisons is that he carried out the following comparisons:

(I) (2) (3) (4)(I) (2) (3) (4)

XX

22

XX

XX

чh

1one

(5)(five)

а в случае невыпол 0 . В блоand in case of failure 0. In blo

08730 , 608730, 6

В рассматриваемом дл  первого кодового слова ,,9; ,,65; ,95 ,7; ,,65;Х2 0,,0,7, т.е. все неравенства выполн ютс .Considered for the first code word, 9; ,, 65; , 95, 7; ,, 65; X2 0,, 0.7, i.e. all inequalities are satisfied.

Дл  второго кодового слова Xj 0,,41; ,,35; ,,0,2; X 0,41 ,35; Q Х,,0,,0,2.For the second code word, Xj 0,, 41; ,, 35; ,, 0,2; X 0.41, 35; Q X ,, 0,, 0,2.

Откуда видно, что первые три неравенства не вьшолн ютс .Whence it is seen that the first three inequalities are not satisfied.

В случае выполнени  неравенств (О (5) на соответствующих выходах j блока 10 сравнений формируетс -сигнал логической 1In case of fulfillment of the inequalities (O (5) on the corresponding outputs j of the block 10 of comparisons, a logical signal 1 is generated.

нени  - сигнал логического ке 11 вычитани  производ тс  следующие операции:Neni - signal of the logical subtraction logic 11, the following operations are performed:

20 Х,-Х,,5; (6) ,5; (7) X,-X -Xj+X О (8) В рассматриваемом случае дл  первого кодового слова20 X, -X ,, 5; (6), 5; (7) X, -X-Xj + X O (8) In this case, for the first codeword

25 ,,7-0,95+0,,4 0,5; Х,-Х,,7-0,9+0,,,5 ; Х,-Х,-Х,,7-0,9-0,95+0,65 -0,5 0.25 ,, 7-0.95 + 0,; 4 0.5; X, -X ,, 7-0,9 + 0 ,,, 5; X, -X, -X ,, 7-0.9-0.95 + 0.65 -0.5 0.

Дл  второго кодового слова 30 Х -Хз+Х 0,2-0,15+0,,,5; ., 2-0,41+0,,14 0,5; X,-Xi-X,,2-0,41-0,15+0,35 -0,01 ; Оо.For the second code word, 30 X-Xs + X 0.2-0.15 + 0 ,, 5; ., 2-0,41 + 0,, 14 0.5; X, -Xi-X ,, 2-0,41-0,15 + 0,35 -0,01; Ooh.

В случае выполнени  неравенств (6) - (8) на соответствующих выходах блока I1 вычитани  также формируетс In the case of the fulfillment of inequalities (6) - (8), the corresponding outputs of the subtractor I1 are also formed

3535

-сигнал логической 1, а-signal logical 1, and

в случае нё- 0.in the case of none, 0.

выполнени  - сигнал логическогоexecution - a logical signal

Все сигналы, поступающие на входыAll signals entering the inputs

Q дещифратора 12,  вл ютс  адресом данного дешифратора и в соответствии с пришедшей двоичной комбинацией активи- руетс  соответствующий выход дешифратора 12 (,,),- при этом вьпсодыQ decipher 12, are the address of the decoder and in accordance with the received binary combination activates the corresponding output of the decoder 12 (,,), - at the same time

45 дешифратора 12 подключены к информа-. ционным входам коммутатора 13. Приведенные входные сигналы дешифрато- ра 12 поступают также и на первый, ,.- второй и п тый адресные входы комму50 татора 13 и на первые три информационных входа блока 14 посто нной пам .- ти. Первый и второй выходы блока-11 вычитани  (формулы (6) и (7)) подключены к дес тому и одиннадцатому ад5 ресным входам коммутатора 13. Третий выход блока вычитани  (формула (8)) подключен к двенадцатому адрес ному входу блока 13, а также к чет- вертому адресному входу блока 14 nor ;45 decoder 12 is connected to the information. to the switch 13 input inputs. The above input signals from the decoder 12 also go to the first,, .- second and fifth address inputs of the switch 13 and to the first three information inputs of the fixed memory 14. The first and second outputs of block 11 of the subtraction (formulas (6) and (7)) are connected to the tenth and eleventh address inputs of switch 13. The third output of the block of subtraction (formula (8)) is connected to the twelfth address input of block 13, and also to the fourth address input of block 14 nor;

сто нкой пам ти. Третий и четвертый выходы регистра 1-6 сдвига соединены третьим и четвертым адресными входам коммутатора 13, шестой, седьмой, - восьмой и дев тый адресные входы которого подключены к второму, третьему , четвертому и п тому выходам блока 10 сравнений соответственно (формулы (2) - (5)). Принцип работы коммутатора 13 заключаетс  в том, что он пропускает на выход только один соответствующий результат сравнени  в каждом конкретном случае, задаваемом адресными сигналами (табл.2).stand memory. The third and fourth outputs of register 1-6 shift are connected to the third and fourth address inputs of the switch 13, the sixth, seventh, eighth and ninth address inputs of which are connected to the second, third, fourth and fifth outputs of the unit 10 comparisons, respectively (formulas (2) - (five)). The principle of operation of the switch 13 is that it passes to the output only one corresponding comparison result in each specific case defined by the address signals (Table 2).

Дл  первого из переданных кодовых слов на вход коммутатора 13 поступает комбинаци  № 32 (табл.2). Ей соответствует уровень логической 1 на выходе. Дл  второго кодового ело- ва поступает комбинаци  № 4 (табл.2) Ей также соответствует 1 на выходе Выход коммутатора 13 подключен к п тому информационному входу блока 14 посто нной пам ти, на первые четыре информационных входа которого подаютс  сигналы четырех следующих результатов сравнени : на первый вход Х,0,5; на второй вход ,5; на третий вход на четвертый вход X -X -Xj+X 0, которые вместе с сигналом с выхода коммутатора 13- составл ют адрес дл  блока 14 посто нной пам ти, в который заранее записаны необходимые кодовые слова по соответствующему адресу. В рассматриваемом случае дл  первого из переданных кодовьк слов на вход блока 14 посто нной пам ти поступает комбинаци  № 4 (табл.3), а дл  второго кодового слова - комбинаци  № 8 (табл.3). Им соответствуют выходные слова А., 0110 и соответственно (фиг.2п). ,For the first of the transmitted code words, a combination No. 32 is received at the input of the switch 13 (Table 2). It corresponds to the logical level 1 at the output. For the second code-based output, the combination No. 4 (Table 2) also corresponds to 1 at the output. The output of the switch 13 is connected to the fifth information input of the fixed memory 14, the first four information inputs of which receive the signals of the four following comparison results: at the first entrance X, 0.5; at the second entrance, 5; to the third input to the fourth input X -X-Xj + X 0, which, together with the signal from the output of the switch 13, constitute the address for the fixed memory unit 14, in which the necessary code words in the corresponding address are pre-recorded. In this case, for the first of the transmitted code words, the combination No. 4 (table 3) is fed to the input of the block 14 of the permanent memory, and for the second code word, the combination No. 8 (table 3). They correspond to the output words A., 0110 and respectively (fig.2p). ,

Таким образом, происходит восстановление (регенераци ) прин того кодового слова. Сигнал управлени  поступает на блок посто нной пам ти от синхронизатора 3 фактически уже в на- чале следующего кодового слова.. Полученный на выходе блока 14 посто нной пам ти четырехразр дньй параллельный код поступает на преобразователь 15, на управл ющий вход которого поступает сигнал от синхронизатора 3 через второй элемент 9 задержки, а на так- I товый вход поступает тактова  частота , с помощью которой осуществл етс Thus, recovery (regeneration) of the received code word occurs. The control signal arrives at the constant memory block from synchronizer 3 in fact already at the beginning of the next code word. The four-bit parallel code received at the output of the fixed memory block 14 goes to the converter 15, to the control input of which a signal comes from the synchronizer 3 through the second delay element 9, and the clock frequency with which the

сдвиг информации и передача ее на выход 19 устройства.shift information and transfer it to the output 19 of the device.

Таким образом, полное восстановление п-го кодового слова происходит в (п+1) такте и в последовательном коде передаетс  на выход 19 устройства . Таким образом, в устройстве за счет исправлени  ошибок в блочных двоичных пВ-(п+1)В кодах с минимальным кодовым рассто нием повьшга- етс  помехоустойчивость волоконно- оптических цифровых систем передачи информации.Thus, the full recovery of the nth codeword occurs in the (n + 1) cycle and is transmitted in serial code to the output 19 of the device. Thus, in the device, due to the correction of errors in block binary PV- (n + 1), in the codes with the minimum code distance, the noise immunity of fiber-optical digital information transmission systems is increased.

1515

-,/, Q -, /, Q

рмула изобретениrmula of invention

5five

/, Q /, Q

5five

00

5five

ь s

Устройство дл  исправлени  ошибок в волоконно-оптических цифровых сие- i темах передачи информации, содержа- щее компаратор,сдвиговьй регистр, дешифратор и преобразователь параллельного кода в последовательньй, выход которого  вл етс  выходом устройства , синхронизатор, тактовый вход которого и тактовый вход преобразовател  параллельного кода в последовательный объединены и  вл ютс  тактовым входом устройства, о т л и ч а ю - щ е ее.   тем, что, с целью повышени  помехоустойчивости передачи информации , в него введены мультиплексор , счетчик, формирователь строби- рующих импульсов, блок пиковых детекторов , пороговый элемент, первый и второй элементы задержки, блок сравнени , блок вычитани , коммутатор, блок посто нной пам ти, информационный вход мультиплексора, первый информационный вход компаратора и вход порогового элемента объединены и  вл ютс  информационным входом устройства , тактовые входы счетчика и формировател  стробирующих импульсов объединены и  вл ютс  тактовьм входом - устройства, выходы счетчика подключены к управл ющим входам формировател  стробирующих импульсов и к адресным входам мультиплексора, выходы последнего подключены к информационным входам блока пиковых детекторов, выходы которого подключены к информационным входам блока сравнени  и блока вычитани , первый и второй выходы формировател  стробирующих импульсов под , ключены к входам разрешени  блока пи- коЕых детекторов, к блокам сравнени  и вычитани  соответственно, третий A device for correcting errors in fiber-optic digital information transfer themes, containing a comparator, a shift register, a decoder and a parallel code converter to a serial, the output of which is a device output, a synchronizer, a clock input of which and a clock input of a parallel code converter are sequentially combined and are the clock input of the device, which is theirs. in order to increase the noise immunity of information transmission, a multiplexer, a counter, a strobing driver, a peak detector unit, a threshold element, first and second delay elements, a comparison unit, a subtraction unit, a switch, a fixed memory unit , the information input of the multiplexer, the first information input of the comparator and the input of the threshold element are combined and are the information input of the device, the clock inputs of the counter and the gating pulse generator are combined and are clock input devices; the counter outputs are connected to the control inputs of the gating pulse generator and to the address inputs of the multiplexer; connected to the resolution inputs of the block of peak detectors, to the comparison and subtraction blocks, respectively; the third

, выход формировател  стробирующих импульсов подключен к управл ющему входу компаратора и через первый элемен за,ержки к входу Сдвиг сдвигового регистра, выход порогового элемента подключен к управл ющему входу блока вычитани  и к второму информаци- онюму входу компаратора, выход кото ро О подключен к информационному входу сдвигового регистра, первый и второй выходы которого подключены к первому и второму входам дешифра- то:)а, к первому и второму адресным входам коммутатора и блока посто нной пам ти, третий и четвертьй вько- ды|сдвигового регистра подключены к третьему и четвертому адресным входам коммутатора, первый выход блока сравнени  подключен к третьему вхо ДУ Bxd, the output of the gating pulse former is connected to the control input of the comparator and through the first element to the input Shift of the shift register, the output of the threshold element is connected to the control input of the subtractor and to the second information input of the comparator, the output of which is connected to the information input the input of the shift register, the first and second outputs of which are connected to the first and second inputs of the cipher;), a, to the first and second address inputs of the switch and the fixed memory unit, the third and quarter of the | the first register is connected to the third and fourth address inputs of the switch; the first output of the comparison unit is connected to the third input of the remote control Bxd

дешифратора, к п тому адресному 1ДУ коммутатора и к третьему адрес ному входу блока посто нной пам ти.a decoder, to the top address 1DU of the switch and to the third address input of the permanent memory unit.

втс xowsts xo

Фой, третий, четвертый и п тый вы- ,ы блока сравнени  подключены кFoy, third, fourth and fifth highs of the comparison unit are connected to

oo

шестому, седьмому, восьмому и дев тому адресным входам коммутатора соответственно, первый и второй выходы блока вычитани  подключены к дес тому и одиннадцатому адресным входам коммутатора соответственно,, третий выход блока вычитани  подключен к двенадцатому адресному входу коммутатора и к четвертому адресному входу блока посто нной пам ти , выходы дешифратора подключены к информационным входам коммутатора, выход которого подключен к п тому адресному входу блока посто нной пам ти , выходы которого подключены к информационным входам преобразовател  параллельного кода в последовательный , выход синхронизатора подключен к управл ющим входам счетчика,the sixth, seventh, eighth and ninth address inputs of the switch, respectively, the first and second outputs of the subtraction unit are connected to the tenth and eleventh address inputs of the switch, respectively, the third output of the subtractor is connected to the twelfth address input of the switch the outputs of the decoder are connected to the information inputs of the switch, the output of which is connected to the fifth address input of the block of permanent memory, the outputs of which are connected to the information input s transducer parallel to serial, the synchronizer output is connected to the control inputs of the counter,

блока посто нной пам ти и через второй элемент задержки к управл ющему входу преобразовател  параллельного of the memory block and through the second delay element to the control input of the parallel converter

кода в последовательный. code in serial.

Т а о л и ц а 1T aolitsa 1

Таблица 2table 2

О iO i

О I ОO i o

1 о I1 o I

оabout

/7/ 7

-I -iif-I -iif

Claims (1)

Формула изобретенияClaim Устройство для исправления ошибок в волоконно-оптических цифровых сис- I темах передачи информации, содержа- ‘ щее компаратор,сдвиговый регистр, дешифратор и преобразователь параллельного кода в последовательный, выход которого является выходом устройства, синхронизатор, тактовый вход которого и тактовый вход преобразователя параллельного кода в последовательныи объединены и являются тактовым входом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения помехоустойчивости передачи информации, в него введены мультиплексор, счетчик, формирователь стробирующих импульсов, блок пиковых детекторов, пороговый элемент, первый и второй элементы задержки, блок сравнения, блок вычитания, коммутатор, блок постоянной памяти, информационный вход мультиплексора, первый информационный вход компаратора и вход порогового элемента объединены и являются информационным входом устройства, тактовые входы счетчика и формирователя стробирующих импульсов объединены и являются тактовым входом ; устройства, выходы счетчика подключены к управляющим входам формирователя стробирующих импульсов и к адресным входам мультиплексора, выходы последнего подключены к информационным входам блока пиковых детекторов, выходы которого подключены к информационным входам блока сравнения и блока вычитания, первый и второй выходы формирователя стробирующих импульсов под,ключены к входам’разрешения блока пиковых детекторов, к блокам сравнения и вычитания соответственно, третий “ выход формирователя стробирующих им9 пурьсов подключен к управляющему вхокомпаратора и через первый элемент Сдвиг сдвигового вычитания и к второму информациДУ задержки к входу регистра, выход порогового элемента подключен к управляющему входу блока он|юму входу компаратора, выход которо вхбду сдвигового регистра, первый и второй выходы которого подключены к первому и второму входам дешифратора, к первому и второму адресным входам коммутатора и блока'постоянно^ памяти ды третьему и четвертому адресным входа^ коммутатора ка ДУ о подключен к информационному , третий и четвертый выхосдвигового регистра подключены к , первый выход блосравнения подключен к третьему входешифратора, к пятому адресному 20 вхдду коммутатора и к третьему адрес ному входу блока постоянной памяти, второй, третий, четвертый и пятый выходы блока сравнения подключены к шестому, седьмому,· восьмому и девятому адресным входам коммутатора соответственно, первый и второй выходы блока вычитания подключены к десятому и одиннадцатому адресным входам коммутатора соответственно,, третий выход блока вычитания подключен к двенадцатому адресному входу коммутатора и к четвертому адресному входу блока постоянной памяти, выходы дешифратора подключены к информационным входам коммутатора, ’ выход которого подключен к пятому адресному входу блока постоянной памяти, выходы которого подключены к информационным входам преобразователя параллельного кода в последовательный, выход синхронизатора подключен к управляющим входам счетчика, блока постоянной памяти и через второй элемент задержки к управляющему входу преобразователя параллельного кода в последовательный.A device for correcting errors in fiber-optic digital systems for information transmission, containing a comparator, a shift register, a decoder and a parallel to serial converter, the output of which is the output of the device, a synchronizer, the clock input of which and the clock input of the parallel code converter in series are combined and are the clock input of the device, which is related to the fact that, in order to increase the noise immunity of information transmission, a multiplexer, a counter are introduced into it to, the gate pulse generator, the peak detector unit, the threshold element, the first and second delay elements, the comparison unit, the subtraction unit, the switch, the permanent memory unit, the information input of the multiplexer, the first information input of the comparator and the input of the threshold element are combined and are the information input of the device, the clock inputs of the counter and the gate generator are combined and are a clock input; devices, the counter outputs are connected to the control inputs of the gate pulse generator and to the address inputs of the multiplexer, the outputs of the latter are connected to the information inputs of the peak detector unit, the outputs of which are connected to the information inputs of the comparison unit and the subtraction unit, the first and second outputs of the gate pulse generator are connected to the inputs of the resolution of the peak detector block, to the comparison and subtraction blocks, respectively, the third “output of the gate generator 9 purses is connected to the control to the input of the comparator and through the first element Shift subtraction shift and to the second delay information to the register input, the output of the threshold element is connected to the control input of the block on the input of the comparator, the output of which is in the input of the shift register, the first and second outputs of which are connected to the first and second inputs of the decoder , to the first and second address inputs of the switch and the constant memory block, and the third and fourth address inputs of the switch ^ switch as the remote control is connected to the information, the third and fourth output shift register and connected to, the first output of the comparison is connected to the third input of the encoder, to the fifth address 20 of the input of the switch and to the third address of the input of the read-only memory, the second, third, fourth and fifth outputs of the comparison unit are connected to the sixth, seventh, eighth and ninth address inputs of the switch, respectively, the first and second outputs of the subtraction block are connected to the tenth and eleventh address inputs of the switch, respectively, the third output of the subtraction block is connected to the twelfth address input of the switch and to four the first address input of the read-only memory block, the outputs of the decoder are connected to the information inputs of the switch, the output of which is connected to the fifth address input of the read-only memory block, the outputs of which are connected to the information inputs of the parallel-to-serial converter, the synchronizer output is connected to the control inputs of the counter, the read-only memory and through the second delay element to the control input of the parallel to serial converter. Таблица 1Table 1 Номер ком бинации Combination Number Вход кодера Encoder input Выход кодера Encoder output Т T II II 1 1 000 000 0010 0010 101 1 101 1 2 2 001 001 10 10 10 10 3 3 010 010 01 01 01 01 4. 4. 01 1 01 1 1 1 00 1 1 00 5 5 100 100 00 I 1 00 I 1 6 6 101 101 10 01 10 01 7 7 110 110 01 10 01 10 8 8 11 1 11 1 0100 0100 1 101 1 101 ТаблицаTable Информационные входы ДШInformation inputs LH Адресные входыAddress Entries ВыходExit 1 1eleven Т608730 .12T608730 .12 Адресные входы .Address inputs. Номер входной комбинацииInput Combination Number 12 12 -  - • • 0 0 13 thirteen . - . - - - 1 1 14 14 - - -. -. 1 1 15 fifteen 0 0 16 16 - - 0 0 17 17 -' - ' * * г g 18 18 * * - - 1 1 19 19 - - 0 0 20 20 1» 1" 0 0 21 21 - - I I 22 22 - - - - 1 1 23 23 - - - - 0 0 24 24 - - - - 0 0 25 25 — - . -. . -. 1 1 26 26 - - * * 1 1 27 27 ! ! ' * '* 0 0 28 28 0 0 - - 0 0 29 29th - - - - ! ! 30 thirty * * - - 1 1 31 31 - ·  - 1 1 0 0 32 32 - - 0 0 0 0 Продолжение табл.2Continuation of Table 2 Информационные входы ДШ Information inputs LH Выход ди Output di 8 8 9 9 1 1 2 2 3 3 1 1 2 2 3 3 4 4 5 5 6 6 7 7 8 8 - - - - 0 0 0 0 0 0 1 1 1 1 0 0 » " 1 1 1 1 i i 1 1 г g - - - - 0 0 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 0 0 - - - - 0 0 1 1 1 1 1 1 1 1 t t 0 0 I I 1 1 1 1 1 1 1 1 1 1 -  - 0 0 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 t t 0 0 0 0 * * 0 0 1 1 1 1 1 1 1 1 I I 0 0 1 1 1 1 t t 1 1 •1 . •1 . 1 1 - - 1 1 0 0 0 0 1 1 I I i i i i 0 0 1 1 1 1 1 1 0 0 0 0 - - 1 1 0 0 0 0 1 1 I I 1 1 1 1 0 0 1 1 1 1 1 1 • 1 • 1 * * * * 1 1 0 0 0 0 1 1 I I . 1 . 1 1 1 0 0 i i t t 1 1 • 0 • 0 - - 1 1 0 0 0 0 1 1 1 1 » " 1 1 0 0 1 1 i i 1 1 I I *' * ' - - 1 1 0 0 0 0 ». ". 1 1 1 1 1 1 1 1 0 0 1 1 1 1 0 0 - - 1 1 0 0 1 1 1 1 1 1 1 1 1 1 .1 .1 0 0 1 1 1 1 1 , 1 , - - 1 1 1 1 0 0 1 1 1 1 1 1 1 1 I I 1 1 0 0 ! ! I I 0 0 0 0 1 1 ‘0 ‘0 1 1 . 1 . 1 1 1 1 1 1 1 « " 0 0 1 1 1 1 1 1 * * - - 1 1 1 1 0 0 1 1 1 1 I I 1 1 i i 1 1 0 0 1 1 0 0 - - - - 1 1 1 1 0 0 1 1 1 1 t t 1 1 1 1 I I 0 0 1 1 1 1 * * - - 1 1 » " 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 0 0 * * 1 1 t t 0 0 t t 1 1 I I f f > > 1 1 0 0 1 1 1 1 - - - - 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 — - 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 t t -  - 1 1 1 1 1 1 I I 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 ! ! 1 1 i i 1 1 1 1 1 1 1 1 0 0 1 1