SU1383508A1 - Преобразователь последовательного кода в параллельный - Google Patents

Abstract

Изобретение относитс  к автоматике и цифровой вычислительной технике и может быть использовано в узлах сопр жени  цифровых устройств. Целью изобретени   вл етс  расширение функциональньпс возможностей за счет обеспечени  контрол  работы преобразовател , В преобразователь по

Description

со 00 со

ел

о сх

Ьледовлтельного кода в параллельный, ЬодепжашиГ группу триггероп 28, распределитель импульсов 5, элемент НЕ 6, ЦoпoлнитeJтьнo введены элементы И.ПИ 9-11, схема поразр дного сравнени .

формирователр импульгл п 8, ( хема поразр дного сравнени  7 содержит группы элементов И 29, 30, группы элементов ИЛИ 31, 32 и элемент ШШ-НК 2, 1 з.п. ф-лы, 3 ил.

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в узлах согласовани  и св зи устройств вычислительной и измерительной техники.

Целью изобретени   вл етс  расширение функциональных возможностей за счет обеспечени  контрол  работы преобразовател .

Ни фиг. 1 приведена-блок-схема преобразовател ; на фиг. 2 - временные диаграммы, соответствующие нормальной работе устройства без сбоев; на фиг. 3 - временные диаграммы, соответствующие нарушению работы устройства .

На фиг. 2 и 3 прин ты следующие обозначени : а - входной сигнал на входе 27 устройства; б, в, г, д - сигналы соответственно на первом, втором, третьем и четвертом выходах распределител  5; е - сигнал на выходе формировател  8; ж, з, и, к - сигналы на пр мых выходах триггеров 1-4 соответственно, л - сигнал на выходе устройства.

Преобразователь последовательного кода в параллельный содержит триггеры 1-4, распределитель 5 импульсов, элемент НЕ 6, схему 7 поразр дного сравнени , формирователь 8 импульсов элементы ИЛИ 9-11.

. Схема 7 поразр дного сравнени  состоит из элементов И 12-17, элементов ИЛИ 18-23, элемента ИЛИ-НЕ 24. Кроме Toto, преобразователь имеет элемент И-НЕ 25 элемент 26 задержки, информационньй вход 27 преобразовател .

Триггеры 1-4 в совокупности образуют группу 28 триггеров, элементы И 12, 14 и 16 образуют первую группу 29 элементов И, элементы И 13, 15 и 17 образуют вторую группу 30 элементов И, элементы ИЛИ 18, 20 и 22 образуют первую группу 31 элементов ИЛИ, элементы ИЛИ 19, 21 и 23 образуют вторую группу 32 элементов ИЛИ.

Преобразователь последовательного кода в параллельньй работает следующим образом.

В исходном состо нии устройства триггеры 1-4 наход тс  в исходном

состо нии, при котором на пр мых вы-г ходах триггеров - нулевые уровни сит- налов,-а на инверсных - единичные. На вьпсодах распределител  5 наход тс  нулевые уровни сигналов, на выходе

формировател  8 - единичный уровень сигнала, на выходе элемента ИЛИ-НЕ 24 - нулевой уровень.

Входной информационньй сигнал с входа 27 (фиг, 2а), принимающий на

первом такте единичное значение, поступает на первые S-входы, а также через элемент НЕ 6 - на первые R-BXO- ды триггеров 1-4.

С некоторой задержкой на первом

выходе распределител  5 по вл етс  сигнал (фиг. 2б), поступающий на вторые R- и S-входы триггера 1 непосредственно и на вторые R- и S-входы триггеров 2-4 через элементы ИЛИ 9-11. .

30

35

40

45

Триггеры 1-4 устанавливаютс  в единичное состо ние (фиг. 2ж,з,и,к), при котором единичные сигналы с пр мых выходов триггеров поступают на первые входы элементов И 12, 14 и 16, а также через элемент ИЛИ 18 - на второй вход элемента И 12, Единичный сигнал с выхода элемента И 12 через элемент ИЛИ 20 поступает на второй вход элемента И 14, с выхода которого через элемент ИЛИ 22 единичный сигнал поступает на второй вход элемента И 16.

С выхода элемента И 16 единичный сигнал поступает на вход элемента ИЛИНЕ 24 и подтверлу1,ает на его выходе нулевой уровень сигнала (фиг.2л). : Сигнал с выхода элемента ИЛИ 11 ро ступает также и на вход формировате- л  8. Через врем  задержки, определ емое элементом 26 задержки, на выходе формировател  8 устанавливаетс  нулевой сигнал (фиг. 2е), который подаетс  на вход элемента ИЛИ-НЕ 24. Но из-за того, что действует единичный сигнал с выхода элемента И 16,- на выходе элемента ИЛИ-НЕ 24 остаетс  нулевой уровень сигнала (фиг. 2л).

Первьш такт преобразовани  завершен входной единичньш сигнал поступил параллельно на все триггеры 1-4, показани  всех триггеров 1-4 сравнились между собой схемой 7, нарушений работы нет, поэтому на выход устрой- ства поступает нулевой сигнал.

На втором такте работы устройства сигнал с входа 27 (фиг. 2а) поступает через элемент НЕ 6 на первые R-BXO ды триггеров 1-4. С некоторой за- держкой на втором выходе распределител  5 по вл етс  .сигнал (фиг.2в), поступающий на вторые R- и S-входы триггеров 2-4 через элементы ИЛИ 9-11

Триггеры 2-4 возвращаютс  в исход- ное состо ние (фиг.2з,и,к), при котором единичные сигналы с инверсных выходов триггеров поступают на входы разр дов схемы 7 поразр дного сравнени .Одновременно сигнал с второго выхода распределител  5 (фиг.2в) через элемент ИЛИ 19 поступает на второй вход элемента И 13 и распростран етс  через цепочку элементов И 13 - ИЛИ 21 - И 15 - ИЛИ 23 - И 17, в которой элементы И.13, 15 и 17 подготовлены по первым входам единичными сигналами с инверсных выходов триггеров 2-4,

Сигнал с второго выхода распреде-- лител  5 через элемент ИЛИ 11 поступает также на вход формировател  В, на выходе которого с некоторой задержкой устанавливаетс  нулевой уровень (фиг. 2е) и подаетс  на вход элемента ИЛИ-НЕ 24.

Однако на другой вход элемента ИЛИ-НЕ 24 поступает единичный сигнал с элемента И 17, поэтому на выходе элемента ИЛИ-НЕ 24 и на выходе устройства остаетс  нулевой уровень сигнала .

Второй такт преобразовани  завершен , входной сигнал нулевого уровн 

5 g

5 0

5

о

дд

0

5

зафиксирован триггером 2 данного разр да и триггерами 3 и 4. Показани  триггеров сравнились между собой схемой 7, нарушений работы нет, поэтому на выходе устройства формируетс  сигнал нулевого уровн .

На третьем такте работы преобразовател  единичный сигнал с входа 27 (фиг. 2а) поступает на первые S-входы триггеров 1-4. С некоторой задержкой на третьем выходе распределител  5 формируетс  сигнал (фиг. 2г), поступающий , через элементы ИЛИ 10 и 11 на вторые R- и S-входы триггеров 3 и 4.

Триггеры 3 и 4 переключаютс  в единичное состо ние (фиг. 2и,к), при котором единичные сигналы с пр мых выходов поступают на первые входы элементо в И 14 и 16 схемы 7 срав- нени .

Одновременно сигнал с третьего выхода распределител  5 через элемент ИЛИ 20 поступает на второй вход элемента И 14 и распростран етс  через элементы И 14, ИЛИ 22, И 16 и подтверждает нулевой уровень на выходе элемента ШШ-НЕ 24 и на выходе устройства .

Сигнал с третьего выхода распределител  5 через элемент ИЛИ 11 также поступает на формирователь 8, на выходе которого с некоторой задержкой устанавливаетс  нулевой уровень сигнала (фиг. 2е) и поступает на вход элемента ИЛИ-НЕ 24. На вход элемента ШШ-НЕ 24 продолжает поступать единичный сигнал с элемента И 16, поэтому на выходе элемента ИЛИ-НЕ 24 остаетс  нулевой уровень сигнала.

Третий такт преобразовани  завершен , входной единичный сигнал зафиксирован триггерами 3 и 4, показани  триггеров проконтролированы, нарушений работы нет, на выход устройства поступает сигнал нулевого уровн .

На чертертом такте работы преобразовател  сигнал нулевого уровн  с входа 27 (фиг. 2а) через элемент НЕ 6 поступает на первые R-входы тригге- .ров 1-4.

С некоторой задержкой на,третьем выходе распределител  5 формируетс  сигнал (фиг. 2г), поступающий через элемент 11 на вторые R- и S-входы триггера 4 и на вход формировател  8.

Триггер 4 возвращаетс  в исходное состо ние (фиг,2к), при котором единичньй сигнал с инверсного выхода поступает на первый вход элемента И 17, на второй вход которого поступает импульс с четвертого выхода распреде- лител  через элемент ИЛИ 23.

Сигнал единичного уровн  с выхода элемента И 17 поступает на вход элемента ШШ-НЕ 24 и подтверждает нулевой уровень на выходе устройства. На :выходе формировател  8 устанавливает- |с  нулевой уровень сигнала (фиг.2е), |но на вьпсоде элемента ИЛИ-НЕ 24 поддерживаетс  нулевой уровень единичным сигналом, поступающим на его вто|рой вход.

Четвертьй такт преобразовани  за- |вершен, входной сигнал нулевого уров- |н  зафиксирован триггером 4, работа. JKOTOporo проверена на трех предьщущи: тактах.

j Цикл преобразовани  последователь- JHoro кода, поступившб;го на вход 27, завершен,

Выходной параллельный код зафиксирован на триггерах 1-4, преобразование кода выполнено без нарушени  работы устройства, поэтому сигнал неисправности на выходе устройства не был ;сформирован.

Рассмотрим в качестве примера работу преобразовател  с нарушени ми при поступлений той же входной последовательности 1-0-1-0.

Входной информационньм сигнал с Входа 27 (фиг. За), принимающий на : первом такте единичное значение, поступает на первые S-входы триггеров 1-4. На первом выходе распределите- л  5 по вл етс  сигнал (фиг. 36), поступающий на вторые R- и S-входы триггера 1 непосредственно и на вторые S- и R-входы триггеров 2-4 через элементы ИШ 9-11.

Триггеры 1, 2 и 4 устанавливаютс  в единичное состо ние (фиг. Зж,з.к), при котором единичные сигналы с пр мых выходов триггеров поступают на. первые входы элементов ИЛИ 18 и И 12, 1б .

Рассмотрим случав, когда происходит нарушение работы третьего разр да преобразовател , триггер 3 OCTSI- етс  в исходном состо нии (фиг.Зи).

Сигналы с выходов триггеров 1-4 поступают на разр дные входы схемы 7 сравнени . Единичньв сигнал с пр мого выхода триггера 1 через элемент Ш1И

5

0

5

о

д

5

5

5

0

18, через элемент И 12, подготовленный по первому входу, и далее через элемент ИЛИ 20 поступает на второй вход элемента И 14.

Элемент И 14 закрыт по первому входу нулевым сигналом с пр мого выхода триггера 3, поэтому на выходе элемента И 14 остаетс  нулевой уровень сигнала.

На второй вход элемента И 15 поступает также нулевой сигнал с элементов И 13 и ИЛИ 21, так как на первый вход элемента И 13 поступает сигнал нулевого уровн  с инверсного выхода триггера 2. Сигналы нулевого уровн  с выходов элементов И 14, 15 и ИЛИ 22, 23 закрывают- по вторым входам элементы И 16 и 17, с выходов которых сигналы нулевого уровн  поступают на входы элемента ИЛИ-НЕ 24.

Сигнал с первого выхода распределител  через элемент ИЛИ 11 поступает также на вход формировател  8, на выходе которого с некоторой задержкой устанавливаетс  сигнал нулевого уровн  (фиг. 2е), поступающий на вход элемента ИЛИ-НЕ 24. На выходе элемента ИЛИ-НЕ 24 устанавливаетс  сигнал единичного уровн  (фиг.3л) и поступает на выход устройства, тем самым фиксируетс  нарушение работы преобразовател , заключающеес  в том, что триггер 3 не переключаетс  в единичное состо ние.

Первый такт преобразовани  завершен , входной единичный сигнал поступил на триггеры 1, 2 и 4. Триггер 3 из-за нарушени  работы осталс  в исходном состо нии. Показани  триггеров не совпали, это свидетельствует о нарушении работы, на выходе устройства сформирован сигнал ошибки. Сигнал ошибки может быть восприн т . последующими устройствами контрол  выходного кода или повторени  передаваемой кодовой посылки.

На втором такте сигнал на входе 27 принимает нулевое значение (фиг.За), этот сигнал через инвертор 6 поступает на первые R-входы триггеров 1-4.

С некоторой задержкой на втором выходе распределител  5 по вл етс  сигнал (фиг. Зв), поступающий на вторые R- и S-входы триггера 1 непосредственно и на вторые R- и S-входы триггеров 2-4 через элементы ИШ1 9-11.

Триггеры 1, 2 и 4 возвращаютс  в исходное состо ние (фиг. Зж,з,к), при

10

котором единичные сигналы с инверсных выходов поступают на первые входы элементов ИЛИ 19 и Н 13, 17

Сигнал единичного уровн  с выхода элементов ИЛИ 19 распростран етс  через элементы И 13 и ИЛИ 21, далее через элемент, И 15, подготовленный по первому входу единичным сигналом с инверсного выхода триггера 3, и далее через элементы ИЛИ 23 и И 17 на второй вход элемента ИЛИ-НЕ 24, подтвержда  нулевой уровень сигнала на его выходе (фиг. 3л).

Второй такт преобразовани  за- . с вершен, входной сигнал нулевого уровн  зафиксирован триггерами 1-4, пока зани  которых совпали между сббой. На выход устройства поступает сигнал нулевого уровн .

На третьем такте работы преобразовател  единичный сигнал с входа 27 (фиг. За) поступает на. первые S-входы триггеров 1-4. С некоторой задержкой на третьем выходе распределител  5 формируетс  сигнал (фиг. Зг), поступающий .через элементы ИЛИ 10 и 11 на вторые R- и S-входы триггеров 3 и 4.

Триггер 4 переключаетс  в единичное состо ние (фиг. Зк), а триггер 3 из-за нарушени  работы остаетс  в исходном состо нии (фиг.Зи), при котором единичный сигнал с его инверсного выхода открывает по первому входу элемент И 15. Импульс с третье20

25

30

в единичное состо ние. Показани  три геров 3 и 4 не совпали, на выход устройства поступил сигнал нарушени  работы устройства.

Дальнейша  работа преобразовател  происходит аналогично.

На каждом К-м такте входной сигнал запоминаетс  К-м триггером информационного разр да и (N-K) триггерами последующих разр дов. Показани  (N-K-t-1 триггеров сравниваютс  ме1жду собой, нормальной работе устройства без сбоев и без отказов соответствует совпадение показаний триггеров.

Несовпадение показаний триггеров свидетельствует о нарушении работы элементов преобразовател , о нарушении , которое вы вл етс  оперативно в процессе основной работы, при этом ,сразу же на данном такте преобразова- :ни  на выход устройства поступает сигнал неисправности, тем самым вли ние нарушени  работы может быть нейтрализовано сразу же на данном такте преобразовани .

Преобразование первых (N-1) разр дов всегда происходит с более высокой контролирующей способностью, т.е. име етс  возможность более полно вы вить нарушени  работы преобразовател , чем в известном устройстве. Преобразование остальных разр дов (Р+1) в предлагаемом устройстве осуществл етс  с контролирующей способностью не хуже,

го выхода распределител  5 через эле-35 известном, мент ИЛИ 21, элемент И 15 и элемент g случае, если входна  информаци  ИЛИ 23 поступает на второй вход элемента И 17, но элемент И 17 закрыт по первому входу нулевым сигналом с инверсного выхода триггера 4. Элемент И 16 также закрыт по второму входу сигналом нулевого уровн  с элементов И 14, ИЛИ 22. Поэтому на входах элемента ИЛИ-НЕ 24 действуют сигналы нулевого уровн . Когда и на третьем входе элемента ИЛИ-НЕ 24 с выхода формировател  8 устанавливаетс  нулевой уровень сигнала (фиг. За), то на выходе элемента ИЛИ-НЕ 24 формируетс  единичньй сигнал (фиг. 3л), кото- 50 рый поступает на выход 28 устройства и фиксирует возникшее нарушение работы преобразовател .

представл етс  словами переменной длины, то при поступлении коротких слов лишние разр ды преобразовател  используютс  дл  дополнительного резервировани  информационных разр дов и повьш1ают контролирук цую способность устройства.

Claims (2)

1. Преобразователь последовательного кода в параллельный, содержащий распределитель имцульсов и группу из N триггеров, где N - число выходных разр дов, причем первые S-входы триггеров объединены и подключены к информационному входу преобразовател , который через элемент НЕ соединен с первыми R-входами триггеров группы, вторые R- и В-входы первого триггера группы соединены с первым выходом распределител  импульсов, о т л иТретий такт преобразовани  завершен , на вход 27 устройства поступил единичный сигнал, но из-за нарушени  работы триггер 3 осталс  в исходном состо нии, а триггер 4 переключилс 

в единичное состо ние. Показани  триггеров 3 и 4 не совпали, на выход устройства поступил сигнал нарушени  работы устройства.

Дальнейша  работа преобразовател  происходит аналогично.

На каждом К-м такте входной сигнал запоминаетс  К-м триггером информационного разр да и (N-K) триггерами последующих разр дов. Показани  (N-K-t-1) триггеров сравниваютс  ме1жду собой, нормальной работе устройства без сбоев и без отказов соответствует совпадение показаний триггеров.

Несовпадение показаний триггеров свидетельствует о нарушении работы элементов преобразовател , о нарушении , которое вы вл етс  оперативно в процессе основной работы, при этом ,сразу же на данном такте преобразова- :ни  на выход устройства поступает сигнал неисправности, тем самым вли ние нарушени  работы может быть нейтрализовано сразу же на данном такте преобразовани .

Преобразование первых (N-1) разр дов всегда происходит с более высокой контролирующей способностью, т.е. имеетс  возможность более полно вы вить нарушени  работы преобразовател , чем в известном устройстве. Преобразование остальных разр дов (Р+1) в предлагаемом устройстве осуществл етс  с контролирующей способностью не хуже,

известном, g случае, если входна  информаци 

известном, g случае, если входна  информаци 

представл етс  словами переменной длины, то при поступлении коротких слов лишние разр ды преобразовател  используютс  дл  дополнительного резервировани  информационных разр дов и повьш1ают контролирук цую способность устройства.

Формула изобретени 

известном, g случае, если входна  информаци 

1. Преобразователь последовательного кода в параллельный, содержащий распределитель имцульсов и группу из N триггеров, где N - число выходных разр дов, причем первые S-входы триггеров объединены и подключены к информационному входу преобразовател , который через элемент НЕ соединен с первыми R-входами триггеров группы, вторые R- и В-входы первого триггера группы соединены с первым выходом распределител  импульсов, о т л и9138

Чающийс  тем, что, с целью 1 асширени  функциональных возможностей за; счет обеспечени  контрол  ра- Йоты преобразовател , в него введены (N-1) элементов ИЛИ, формирователь Импульсов и схема поразр дного срав- Нени , перва  и втора  группы входов lioTopoA соединены соответственно с пр мыми и инверсными выходами тригге ров группы, i-й () выход распре ;пелени  импульсов соединён с 1-ми Еходами с i-ro по (К-1)-й элементы ИЛИ, выходы которых соответвенно соединены с вторыми R- и S-входами с (i+l)-ro по N-й триггеров группы, j-й (j 2-«-N) выход распределител  импульсов соединен с (j-l)-M входом опроса поразр дной схемы сравнени , N-й вход опроса которой соединен с кодом формировател  импульсов, вхо которого соединен с выходом (N-l)-ro эпемента ИЛИ, выход поразр дной схемы сравнени   вл етс  выходом преоб- р рзовател ..

:

2. Преобразователь по п. 1, о т- Л; и ч а ю щ и и с   тем, что в нем поразр дного сравнени  содержит элемент ИЛИ-НЕ, первую и вторую груп- „

10

пы из (N-l)-ro элемента Н, первую и ВТОРУЮ;группы из .(N-l)-ro элемента ИЛИ, первые входы первых элементов ИЛИ обоих групп соответственно соединены с входами первых разр дов первой и второй групп разр дных входов схемы поразр дного сравнени , первые входы К-х (K 2+N-1) элементов ИЛИ первой и второй групп соответственно соединены с выходами (К-1)-х элементов И первой и второй групп, первые входы которых соединены с выходами (К-1)-х элементов ИЛИ первой и второй групп соответственно, вторые входы К-х элементов ИЛИ первой и второй групп объединены и  вл ютс  К-ми входами опроса поразр дной схемы сравнени , N-й вход опроса которой соединен с первым входом элемента Ш1И-НЕ, второй и третий входы которого соединены с выходами (N-l)-x элементов И первой и второй групп соответственно, а выход элемента ИЛИ- НЕ  вл етс  выходом схемы поразр д- , ного сравнени , входы с второго по (М-1)-й первой и второй групп которой соединены соответственно с вторыми входами элементов И первой и второй групп.

«Pi/aJ