SU1197119A2 - Device for block synchronizing of digital transmission system - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ БЛОЧНОЙ СИНХРОНИЗАЦИИ ЦИФРОВОЙ СИСТЕМЫ ПЕРЕДАЧИ по авт.св. № 1124438,. о тличающеес  тем, что, с целью уменьшени  времени вхождени  в синхронизм без уменьшени  среднего времени выхода из синхронйзма , в него введены п тый.синхронизируемый счетчик импульсов на четыре, второй цифровой регистр сдвига, счетчик количества анализируемых кодовых слов, п ть элементов И, элемент ИЛИ-НЕ, два элемента ИЛИ и последовательно .соединенные детектор запрещенных кодовых слов, интегратор , пороговьй блок сравнени  и кольцевой счетчик на четыре, выходы которого подключены к первым.входам первого, второго, третьего и четвертого элементов И, к. вторым входам которых подключены вькоды второго цифрового, регистра сдвига, выходы первого, второго, третьего и четвертого элементов И через первый элемент ИЛИ подключены к первому входу п того элемента И, к вто-. рому входу которого через элемент ИЛИ-НЕ подключены выходы кольцевого счетчика на три, выход п того элемента И подключен к первому входу., второго элемента ИЛИ, выход которо- го  вл етс  выходом устройства, а к второму входу второго элемента ИЛИ подключен выход четвертого синх (Л ронизируемого счетчика импульсов на четыре, при этом выходы первого цифрового регистра сдвига подключены к входам детектора запрещенных кодовых слов, а третий вход устройства объединен с входом п того синхронизируемого счетчика импульсов на че тыре, выход которого подключен к входу второго цифрового регистра .сдвига непосредственно и через счетчик количества анализируемых кодо вых слов к управл ющему входу интегратора .. DEVICE FOR BLOCK SYNCHRONIZATION OF DIGITAL TRANSMISSION SYSTEM on aut.St. No. 1124438 ,. It is distinguished by the fact that, in order to reduce the time to synchronization without reducing the average time of exit from synchronism, a fifth synchronized pulse counter by four, a second digital shift register, a counter of the number of analyzed code words, five And elements, an element OR NOT, two elements OR and a series-connected detector of forbidden code words, an integrator, a threshold comparison unit and a ring counter for four, whose outputs are connected to the first. Inputs of the first, second, third and even the second elements of which are connected to the second digital code, the shift register, the outputs of the first, second, third and fourth elements AND through the first element OR are connected to the first input of the fifth element AND, to the second. To the input of which through the OR-NOT element, the outputs of the ring counter for three are connected, the output of the fifth element AND is connected to the first input., the second element OR, the output of which is the device output, and the output of the fourth sync OR to the second input. (The loopable pulse counter for four, while the outputs of the first digital shift register are connected to the inputs of the forbidden code word detector, and the third input of the device is combined with the input of the fifth synchronized pulse counter on the four Which one is connected to the input of the second digital register. shift directly and through the counter of the number of analyzed code words to the control input of the integrator ..

Description

Изобретение относитс  к технике электрической св зи, может быть использовано в цифровых системах передачи , примен ющих многоуровневые блочные балансные коды с избыточностью , И  вл етс  усовершенствованием изобретени  по авт.св. №1124438.. , Цель изобретени  - уменьшение времени вхождени  в синхронизм без уменьшени  среднего, времени выхода из синхронизма.The invention relates to a technique of electrical communication, can be used in digital transmission systems using multi-level block balance codes with redundancy, And is an improvement of the invention in accordance with the author. No. 1124438., The purpose of the invention is to reduce the time of entry into synchronism without reducing the average, time of exit from synchronism.

На фиг. 1 представлена структурна  электрическа  схема устройства дл  блоковой синхронизации цифровой .системы передачи на фиг. 2 т временные диаграммы, по сн ющие работу устройства.FIG. 1 shows a structural electrical circuit of the device for block synchronization of the digital transmission system in FIG. 2 t timing diagrams explaining the operation of the device.

Устройство дл  блочной синхронизации цифровой системы передачи содержит первый цифровой регистр 1 сдвига, детектор 2 синхрокомбинаций кольцевой счетчик 3 на три, первьм второй и третий синхронизируемые счетчики на четыре 4, .5 и 6, блок 7 детектирующей логики, элемент 8 задержки, четвертый синхронизируемый Ьчетчик 9 На нетыре, делитель 10 частоты на два, умножитель 11 частоты на три. Блок 7 детектирующей логики содержит первый, второй и третий элементы И 12-14, элемент ИЛИ 15, детектор 16 запрещенных кодовых слов, интегратор 17, пороговый блок 18 сравнени , кольцевой счетчик 19 на четыре, п тый синхронизируемый счетчик 20 на четыре, счетчик 2 количества анализируемых кодовых слов, второй цифровой регистр 22 сдвига,первый, второй, третий и четвертый элементы И 23-25, первый элемент ИЛИ 27, элемент ИЛИ-НЕ 28, п тый элемент И 29, второй элемент ИЛИ 30. .The device for block synchronization of the digital transmission system contains the first digital register 1 shift, the detector 2 sync combinations ring counter 3 for three, the first second and third synchronized counters for four 4, .5 and 6, the detection logic unit 7, delay element 8, the fourth synchronized counter 9 Four, divider 10 frequency by two, multiplier 11 frequency by three. Detection logic unit 7 contains first, second and third elements AND 12-14, element OR 15, prohibited codeword detector 16, integrator 17, comparison threshold unit 18, ring counter 19 for four, fifth synchronized counter 20 for four, counter 2 the number of analyzed code words, the second digital shift register 22, the first, second, third and fourth elements AND 23-25, the first element OR 27, the element OR-NOT 28, the fifth element AND 29, the second element OR 30..

Устройство дл  блоковой синхронизации цифровой системы передачи работает следующим образом.The device for block synchronization of the digital transmission system operates as follows.

Прин тые сигналы троичного линейного кода (фиг. 2а/ с тактов.ой частотой tf (фигЛб) через первый цифровой регистр 1 сдвига поступают на соответствующие входы детектора 2 сщ1хрокомбинаций и детектора 16 запрещенных кодовых слов. Принцип работы регистра сдвига 1 состоит в непрерывном преобразовании последовательных сигналов положительной и отрицательной пол рности, составл ющихThe received signals of the ternary linear code (Fig. 2a / s clock. Its frequency tf (figLb) through the first digital shift register 1 are fed to the corresponding inputs of the detector 2 using scramblers and the forbidden code word detector 16. The principle of the shift register 1 is to continuously convert successive positive and negative polarity signals constituting

вмес.те троичный линейный код,- в параллельные блоки этих сигналов (фиг.2 Детектор 2 синхрокомбинаций вьщел ет комбинации типа ++++ и -insert a ternary linear code, - into parallel blocks of these signals (Figure 2: Detector 2 of sync combinations makes combinations of the type ++++ and -

и при по влении любой из указанных довых комбйнагщй формирует на выход импульс (фиг. 2д). При вхождении в синхронизм фаза прин того кодового слова устанавливаетс  случайном образом в одно из четырех возмож-, ных состо ний. В детекторе 16 за .прещенных кодовых слов осуществл етс  проверка, вы вл юща   вл етс  ли прин тое кодовое слово запрещенным- , и при положительном решении на вьщоде его формируетс  импульс (фиг, 2г) .and at the occurrence of any of these dovy kombynagshch forms an output pulse (Fig. 2d). When entering into synchronism, the phase of the received codeword is randomly set to one of four possible states. In the forbidden code word detector 16, a check is made that a received code word is prohibited — and if a positive decision is made, a pulse is generated at its output (FIG. 2d).

Алгоритм работы детектора 16 запрещенных КОДОВЫХ слов определ етс  кодовой таблицей используемого кода . Так, например, При использовани кода типа 6В-4Т запрещенными  вл ютс  16 кодовых, слов, в которых встречаютс  последовательности из трех и более символов одинаковой пол рности, а также кодовое слово, состо щее из одних нулей. С выхода детектора 16 запрещенных кодовых СЛОВ импульсы поступают на интегратор 17, на управл ющий вход KOT.Qрого поступают импульсы с выхода счетчика 21 количества анализируемых кодовых слов, которые устанавливают интегратор 17. в начальное сото ние (фиг. 2е). Врем  интегрировани  Т определ етс  требуемым максимальным временем вхождени  в синхронизм ., кодовой таблицей кода и задаетс  путем установки счетчика 21 анализируемых кодовых слов в режим счетчика на 4 Т/Гт-,где f-f - тактова  частота линейного сигнала (фиг. 2б), С выхода интегратора 17 сигнал поступает на вход порогового блока 18 сравнени ., в котором сравниваетс  с пороговым напр жением ирор(фиг.2е). При превышении и„ор . на выходе порогового блока 18 сравнени  будет сформирован импульс (фиг. 2ж), который поступает на вход кольцевого счетчика 19 на четыре .. V . - The algorithm of the detector of 16 forbidden code words is determined by the code table of the code used. Thus, for example, when using the type code 6B-4T, 16 code words are forbidden, in which sequences of three or more characters of the same polarity are found, as well as a code word consisting of all zeros. From the output of the 16 forbidden code words detector, the pulses go to integrator 17, to the control input KOT.Qrgo there are pulses from the output of counter 21 of the number of analyzed code words, which set integrator 17. to the initial state (Fig. 2e). The integration time T is determined by the required maximum synchronization time, the code table of the code, and is set by setting the counter 21 of the analyzed code words to the counter mode at 4 T / GT, where ff is the clock frequency of the linear signal (Fig. 2b). the integrator 17, the signal is fed to the input of the threshold comparison unit 18, in which the irror is compared with the threshold voltage (Fig. 2e). When exceeding and „op. at the output of the threshold comparison unit 18, a pulse will be formed (Fig. 2g), which is fed to the input of the ring counter 19 by four .. V. -

Реализаци  интегратора 17 возмо сиа на основе операционного усилител , в котором сигнал поступает на инвертирующий вход через интегрирующий резистор. R, неинвертирующий вход заземлен через такой же резистор Rj, интегрирующий конденсатор С находитс  в. цепи обратной св зи, а. сброс интегратора 17 осуществл -. етс  путем разр да конден.еатора С через ключ на полевом транзисторе. Пороговый блок 18 ср авнени  представл ет собой компаратор с пороговым напр жением Unoр. Величина Uhop определ етс  величиной Т. Принцип работы кольцевого счетчика 19 на четьфе и заключаетс  в следующем: при поступлении импульса на вход кольцевого счетчика 19 на четыре на .выходе импульс может быть только на одном из разр дов, причем каждый импульс на входе вызьшает переход импульса в соседний разр д на выхо 1971 ,19The implementation of the integrator 17 is possible on the basis of an operational amplifier in which the signal arrives at the inverting input through the integrating resistor. R, the non-inverting input is grounded through the same resistor Rj, the integrating capacitor C is located at. feedback loop as well. resetting the integrator 17 This is achieved by discharging the capacitor C through the switch on the field-effect transistor. Threshold block 18 is a comparator with threshold voltage Unor. The magnitude Uhop is determined by the magnitude T. The principle of operation of the ring counter 19 is four-fold and is as follows: when a pulse arrives at the input of the ring counter 19 by four, the pulse can only be at one of the bits at the output, each pulse at the input to the next bit on the output 1971, 19

де (из 1-го -во 2-й, .из 3-го в -А-й, иэ 4-го в 1-й и т,д.).de (from 1st to 2nd, .from 3rd to th, th, 4th to 1st, and t, e.).

.Таким образом, при постзшлении импульса на вход кольцевого счетчика 5 19 на четыре совместна  работа второг го цифрового регистра 22 сдвига первого , второго, третьего, четвертого элементов И 23-26 и первого элемента ИЛИ 27 изменит фазу синхросигнала 10 на один такт (фиг.2г). Сформированньй синхросигнал через п тый элемент И 29 и второй элемент ИЛИ 30 поступает на выход устройства. Изменение фазы синхросигнала будет происходить до тех пор, пока на выходе порогового блока 18 сравнени  не по .  витс  импульс нулевой амплитуды, что будет свидетельствовать о вхождении в синхронизм..Thus, when a pulse is applied to the input of the ring counter 5 19 for four, the second digital register 22 for shifting the first, second, third, fourth elements AND 23-26 and the first element OR 27 together will change the clock phase 10 by one clock cycle (FIG. 2d). The generated sync signal through the fifth element AND 29 and the second element OR 30 enters the device output. The phase change of the clock signal will occur as long as the output of the threshold unit 18 is not compared. Wits pulse of zero amplitude, which will indicate entry into synchronism.

Т T

ШШ lIUHLUinnSHSh lIUHLUinn

шsh

ii

1Ш1Ш

ШШSHSh

1Ш11Ш1

шаsha

JKJk

Claims (1)

. УСТРОЙСТВО ДЛЯ БЛОЧНОЙ СИНХРОНИЗАЦИИ ЦИФРОВОЙ СИСТЕМЫ ПЕРЕДАЧИ по авт.св. № 1124438, о тличающееся тем, что, с целью уменьшения времени вхождения в синхронизм без уменьшения среднего времени выхода из синхронизма, в него введены пятый.синхронизируемый счетчик импульсов на четыре, второй цифровой регистр'сдвига, счетчик количества анализируемых кодовых слов, пять элементов И, элемент ИЛИ-НЕ, два элемента ИЛИ и последовательно соединенные детектор запрещенных кодовых слов, интегратор, пороговый блок сравнения и кольцевой счетчик на четыре, выходы которого подключены к первым.входам первого, второго, третьего и четвертого элементов И, к. вторым входам которых подключены выходы второго цифрового, регистра сдвига, выходы первого, второго, третьего и четвертого элементов И через первый элемент ИЛИ подключены к первому входу пятого элемента Й, к второму входу которого через элемент ИЛИ-НЕ подключены выходы кольцевого счетчика на три, выход пятого элемента И подключен к первому входу.. второго элемента ИЛИ, выход которо- ' го является выходом устройства, а ' · к второму входу второго элемента <g. DEVICE FOR BLOCK SYNCHRONIZATION OF DIGITAL TRANSMISSION SYSTEM by ed. No. 1124438, characterized in that, in order to reduce the time of entering synchronism without reducing the average time out of synchronism, a fifth synchronized counter of pulses by four, a second digital shift register, a counter of the number of analyzed code words, five AND elements are introduced into it , an OR-NOT element, two OR elements and a series-connected detector of forbidden code words, an integrator, a threshold comparison unit and a four-ring counter, the outputs of which are connected to the first.inputs of the first, second, third and four of the second AND element, to the second inputs of which the outputs of the second digital shift register are connected, the outputs of the first, second, third and fourth elements AND are connected through the first OR element to the first input of the fifth element Y, to the second input of which the outputs are OR-NOT connected the ring counter is three, the output of the fifth AND element is connected to the first input .. of the second OR element, the output of which is the output of the device, and '· to the second input of the second element <g ИЛИ подключен выход четвертого синхронизируемого счетчика импульсов на четыре, при этом выходы первого цифрового регистра сдвига подключены к входам детектора запрещенных кодовых слов, а третий вход устройства объединен с входом пятого синхронизируемого счетчика импульсов на четыре, выход которого подключен к входу второго цифрового регистра сдвига непосредственно и через счетчик количества анализируемых кодовых слов к управляющему входу интегратора.OR the output of the fourth synchronized pulse counter is connected to four, while the outputs of the first digital shift register are connected to the inputs of the detector of forbidden code words, and the third input of the device is combined with the input of the fifth synchronized pulse counter by four, the output of which is connected to the input of the second digital shift register directly and through the counter of the number of analyzed code words to the control input of the integrator.