SU1596332A1 - Устройство дл контрол вычислительного процесса ЭВМ - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при построении вычислительных систем, например, в автоматизированных системах управлени  технологическими процессами. Целью изобретени   вл етс  расширение функциональных возможностей устройства за счет контрол  обращений к стековой пам ти и ее состо ни  на различных приоритетных уровн х. Устройство дл  контрол  вычислительного процесса ЭВМ содержит блок сопр жени , операционную магистраль, регистр приоритета, генератор, управл ющий элемент И и М блоков контрол , каждый из которых включает узел контрол  времени, два элемента ИЛИ-НЕ, два триггера, элемент задержки, три элемента И, магистральный элемент, реверсивный счетчик, элемент И-НЕ, первый и второй элементы НЕ, элемент ИЛИ, первый и второй формирователи. 4 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано при построении вычислительных систем, например , в автоматизированных системах управлени  технологическими процессами.

Цель изобретени  - расширение функциональных возможностей устройства за счет обеспечени  контрол  обращений к стековой пам ти и ее состо ни  на различных приоритетных уровн х.

На фиг. 1 приведена функциональна  схема устройства дл  контрол  вычислительного процесса ЭВМ; на фиг. 2 -функииональна  схема блока сопр жени ; на фиг. 3 схема узла контрол  времени, пример исполнени ; на фиг. 4 - функциональна  схема узла формировани  прерываний.

Устройство дл  контрол  вычислительного процесса ЭВМ содержит (фиг. 1) процессор 1. ОЗУ 2, устройства св зи с объектом (УСО) 3. блок 4 сопр жени , системную (операционную) магистраль 5, регистр 6 приоритета, генератор 7 импульсов, управл юндий элемент И 8 и М блоков 9 контрол , каждый из которых включает узел lOi контрол  времени, элемент ИЛИ-НЁ 11, первый триггер 12. элемент 13 задержки, первый и второй элементы И 14 и 15, элемент И-НЕ 16, магистральный элемент 17, реверсивный счетчик 18, второй элемент ИЛИ-НЕ 19, первый элемент НЕ 20, третий элемент И 21, элемент ИЛИ 22, первый и второй формирователи 23 и 24, второй триггер 25 и второй элемент НЕ 26.

Блок 4 сопр жени  (фиг. 2) включает первый, второйи третий магистральныеэлементы 27-29. селектор 30 адреса, элемент или 31, первый элемент НЕ 32, первый.

второй, третий и шестой элементы ИЛИ-НЕ 33-36, дес тый, восьмой и дев тый элементы НЕ 37-39, схему 40 сравнени , второй, седьмой, шестой, п тый, четвертый, третий элементы НЕ 41-46, седьмой элемент ИЛИН Е 47, первый элемент И-Н Е 48, триггер 49, четвертый элемент ИЛИ-НЕ 50, узел 51 формировани  прерываний, регистр 52,двенадцатый и одиннадцатый элементы НЕ 53 и 54, второй элемент И-НЕ 55, п тый элемент ИЛИ-НЕ 56 и внутреннюю магистраль 57.

Узел 10 контрол  времени (фиг. 3) содержит первый, второй, третий элементы И-НЕ 58-60, первый и второй элементы И 61 и 62, триггер 63, счетчик 64 приоритетного уровн , счетчик 65 времени отработки программ , счетчик 66 времени отработки подпрограмм и регистр 67.

Узел 51 формировани  прерываний (фиг. 4) образуют буферный элемент 68, первый , второй, третий, четвертый триггеры 69-72, первый и второй элементы И 73 и 74, первый и второй элементы И-НЕ 75 и 76, первый, второй и третий элементы Н Е 77-79 и регистр 80 вектора прерывани .

В системах реального времени, например в системах управлени  многокоординатными технологическими аппаратами, многоканальных системах измерени  и контрол , имеетс  большое количество функциональных задач. При выполнении различных задач часть оперативной пам ти - стек - примен етс  дл  хранени  необходимой информации при организации вложенных процедур: обращение к подпрограмме и возврат из нее; передачи управлени  программе обработки прерываний и возврата управлени  прерванной программе. Стек используетс  также дл  временного хранени  рабочих переменных задач, но при этом необходимо следить, чтобы его содержимое в конце выполнени  задачи совпало с начальным , т.е. все данные, которые задача зап,исывала в стек, должны быть об зательно прочитаны из стека к моменту завершени  задачи.

В разветвленных программах возможны такие ошибки, при которых число записываемых в стек переменных не равно числу считываемых (например, из-за ошибки в операторах условного перехода не выполн лась ветвь, в которой данные заносились в стек, но выполн лась ветвь программы, в которой данные читаютс  из стека). Это может привести к сбою системы (неправильной работе программ). Отсутствие оперативного контрол  состо ни  стека затрудн ет поиск таких ошибок. Особенно сложен поиск и устранение ошибок в системах с абсолютными приоритетами задач,.

Пусть, например, приоритеты задач относительны и одна из задач (задача А), выполн юща с  периодически, пишет в стек на одно слово больше, чем читает из стека. Пока в

стеке будет достаточно свободного места, это не вли ет на правильность выполнени  других задач. Однако, так как дл  стека отведена ограниченна  область пам ти, через несколько запусков задачи А в стеке останетс  меньше свободных  чеек, чем требуетс  дл  хранени  переменных другой задачи (задачи В). Потому при выполнении задачи В происходит переполнение стека. Переполнение стека во многих ЭВМ фиксируетс  встроенными устройствами контрол  и, следовательно, ошибка, допущенна  при разработке задачи А, выполн етс  во врем  выполнени  правильной задачи В. Переполнение стека указывает характер

ошибки, однако неизвестна задача, в которой эта ошибка допущена, и дл  отладки необходимо проанализировать все задачи системы.

Отладка системы с Абсолютными приоритетами осложн етс  тем, что даже однократный запуск неправильно запрограммированной задачи А может привести к ошибкам в вычислени х в задачах меньшего приоритета.

Рассмотрим ситуацию, порождающую ошибки по шагам.

1.Пусть выполн етс  задача В и пусть после тэго, как задачей В осуществлена запись рабочей переменной X в стек, ее выполнение прерываетс  более приоритетной задачей А.

2.Во врем  выполнени  задачи А в стек занесено на одну переменную больше, чем прочитано, т.е. после завершени  задачи в

ве. шине стека записана переменна  Y.

3.Задача В продолжает свою работу и читает содержимое стека. Вместо записанной в стек переменной X прочитываетс  друга  переменна , Y, что приводит к ошибке в вычислени х. Така  ошибка может про витьс  только при пользовании конечным результатом работы системы, так как она аппаратноне контролируетс . Но даже если она про вл етс  немедленно (например, в

виде аномального выброса контролируемого показани ), она обычно воспринимаетс  как случайный сбой, так как нельз  сделать каких-либо предположений о причине ошибки,

Действительно, задача А и задача В автономно работают правильно. Вследствие асинхронности процессов А и В сбойна  ситуаци  может возникнуть редко и без вс кой закономерности.

Сущность изобретени  состоит в расширении возможностей устройства за счет обеспечени  контрол  не только верхней и нижней границ стека, но и проверки его состо ни  после выполнени  каждой задачи .

Дл  этого в процессе выполнени  задачи подсчитываетс  разность между числом чтени  из стека и записей в стек. При завершении задачи эта разность должна быть равна нулю. Так как в системах с абсолютными ппиоритетами одновременно могут выполн , ьс  несколько задач, дл  подсчета указанных разностей используетс  несколько аппаратных счетчиков, число которых равно числу уровней приоритета.

Устройство дл  контрол  вычислительного процесса ЭВМ работает следующим образом.

Устройство включает в себ  процессор 1, предназначенный дл  выполнени  хран щихс  в ОЗУ 2 программ. Во врем  работы процессор 1 обмениваетс  информацией с ОЗУ 2 и УСО 3 через интерфейсную магистраль 5. УСО представл ют собой контроллеры внешних устройств.

Последовательность выставлени  на шинах магистрали адресов, данных и управл ющих сигналов одинакова дл  всех подключенных к ней устройств, поэтому за регистрами внешних устройств закрепл ютс  определенные адреса в адресном пространстве и обмен с ними по инициативе процессора аналогичен доступу к  чейкам ОЗУ.

Выполнение функциональных задач процессором происходит под управлением специального комплекса программ - операционной системы (ОС). Функциональные задачи могут находитьс  в одном из трех состо ний: пассивном, когда задачу не требуетс  выполн ть; состо нии ожидани , в котором требуетс  выполнение задачи, но процессор зан т выполнением задачи или обработкой прерывани ; активном, в котором задача выполн етс  процессором.

При освобождении процессора после выполнени  задачи он обращаетс  к ОС и выбирает на выполнение наиболее приоритетную из задач, наход щихс  в состо нии ожидани . Перед выполнением задачи 1-го приоритета провер етс  на равенство нулю реверсивный счетчик 18i, в котором при выполнении задачи 1-го приоритета накапливаетс  разность между числами записей и чтений из стека. Если условие равенства нулю не соблюдаетс , происходит прерывание по вектору Ошибка стека. Состо ние счетчика 18i контролируетс  через элемент 17| и может корректироватьс . При каждой

записи Б стек на суммирующем входе счетчика 18i, соответствующем текущему приоритету I, по вл етс  уровень 1, а при каждом чтении из стека уровень 1 по вл етс  на вычитающем входе счетчика 18i.

Рассмотрим работу устройства более подробно. При включении питани  сигнал на седьмом выходе блока 4 сопр жени  уровнем О сбрасывает в О содержимое всех реверсивных счетчиков 18, а уровень О на одиннадцатом выходе подготавливает к работе все триггеры 25. В блоке 4 сопр жени  записываетс  адрес стека, занимающий фиксированное место в ОЗУ 2, и уровень О на входе управл ющего элемента И 8 запрещает прохождение импульсов от генератора 7. Диспетчер программ выбирает из очереди задач наиболее приоритетную (например, 1-й приоритег) и записывает в регистр 6 приоритета соответствующий код. Запись стробируетс , как в известном устройстве, переходом из уровн  О в уровень 1 на дес том выходе блока 4 сопр жени . На выходах регистра 6 приоритета по вл етс  код i-ro приоритета, который разрешает запись в узел 10 контрол  времени 1-го приоритета по операционной магистрали 5 начального кода отработки всех задач i-ro приоритета и начальный код времени отработки первой выполн емой программы i-ro приоритета. Занесение кода стробируетс - переходом из уровн  О в уровень 1 с шестого выхода блока 4 сопр жени . По окончании пересылок уровень 1 на первом выходе блока 4 сопр жени  разрешает прохождение импульсов от генератора 7 через управл ющий элемент И 8 на разрешающий вход узла 10 контрол  времени 1-го приоритета. Если вы-, полн ема  программа обращаетс  к подпрограмме , то в узел 10 контрол  времени i-ro приоритета заноситс  соответствующий этой программе начальный код. Запись стробируетс  переходом из уровн  О в уровень 1 с шестого выхода блока 4 сопр жени . При передаче управлени  подпрограмме на третьем выходе блока 4 сопр жени  по вл етс  импульс уровн  1. По окончании отработки подпрограммы импульс уровн  1 по вл етс  на четвертом выходе блока 4 сопр жени . Код контрольного состо ни  узла 10 контрол  времени 1-го приоритета поступает на информационный вход блока 4 сопр жени  по сигналу уровн  1 на втором выходе блока 4 сопр жени .

Если во врем  решени  задачи i-ro приоритета пришел запрос от задачи более высокого , (1-1)-го, приоритета, код времени обработки всех задач i-ro приоритета сбрасываетс , а коды времени отработки выполн емой программы и времени отработки выполн емой подпрограммы остаютс  без изменени . После возвращени  к выполнению задачи 1-го приоритета счет времени продолжаетс .

При обращении задачи 1-го (приоритета к стеку уровнем О с восьмого выхода 4 сопр жени  взводитс  триггер 12 блока 9 контрол  1-го приоритета. На входах первого и второго элементов И 14 и 15 устанавливаетс  уровень 1. При записи в стек уровень 1 устанавливаетс  на шестом выходе блока 4 сопр жени  и через вход первого элемента И 14 поступает насуммирующий вход реверсивного счетчика 18, сбрасыва  одновременно через первый элемент ИЛИ-НЕ 11 триггер 12. При чтении из стека уровень 0 на восьмом выходе блока 4 сопр жени  оп ть взводит триггер 14, который уровнем 1 открывает второй элемент И 15. Уровень 1 с дев того выхода блока 4 сопр жени  через вход второго элемента И 15 поступает на вычитающий вход реверсивного счетчика 18 блока контрол  1-го приоритета.

Если в вычислительной системе используетс  стандартна  ОС и внести изменени  в нее нет возможности, то в выполн емой задаче перед командой возвращени  в ОС (во многих ОС эта операци  называетс  EXIT) необходимо программно установить нулевой приоритет в регистре б приоритета. При этом если на информационном.выходе реверсивного счетчика 18 код не равен нулю , то на одном входе третьего элемента И 21 устанавливаетс  уровень 1. Сигнал с первого выхода регистра 6 приоритета уровнем 1 через третий элемент И 21 поступает на один вход элемента ИЛИ 22, так как уровень 1 на входе третьего элемента И 21

в этот момент поддерживаетс  элементом 13 задержки. Далее уровень 1 с выхода элемента ИЛИ 22 поступает на вход прерывани  блока 4 сопр жени  и разрешает прерывание по вектору Ошибка стека.

Если имеетс  возможность модификации программ ОС, в вычислительной системе проверка стека осуществл етс  ОС после окончани  выполнени  каждой задачи.

Если при записи в стек происходит переход нижней границы стека, уровень 1 по вл етс  на выходе переполнени  реверсивного счетчика 18i и через формирователь 23 импульса через элемент ИЛИ 22 поступает на вход прерывани  блока 4 сопр жени .

При чтении из стека переход верхней границы стека устанавливает уровень Г на выходе заема реверсивного счетчика ISi. и чере формирователь 24 импульса и элемент ИЛИ 22 поступает на вход прерывани 

блока 4.сопр жени , разреша  прерывание по вектору Ошибка стека.

При обнаружении ошибочной ситуации пе|эед выполнением задачи счетчик 18 необходимо исправить, Сигнал ошибки обращен и  к стеку с выхода элемента ИЛИ 22 и мпульсом уровн  1 поступает также через второй элемент НЕ 26 на S-вход второго триггера 25. В результате на выходе второго

триггера устанавливаетс  уровень 1, который поступает на вход магистрального элемента 17, показыва , в задаче какого приоритета произошла ошибка обращени  к стеку. При чтении состо ни  счетчика 18i

необходимо повторно установить в регистре приоритета код 1-го приоритета, уровень Г на п том и дев том выходах блока 4 сопр жени  устанавливает на выходе элемента ИНЕ 16 уровень О, открывающий

элемент 17. Код с информационного выхода реверсивного счетчика 18 и выхода второго триггера 25 поступает на информационные входы магистрального элемента 17, выход которого подключен к

операционной магистрали 5. Дл  исправлени  счетчика 18i выполн етс  необходимое количество циклов Чтение или Запись в стек. После этой операции сигналом уровн  О с одиннадцатого выхода блока 4 сопр жени  нужно сбросить второй триггер 25i.

Рассмотрим по схеме, представленной на фиг. 2, работу блока 4 сопр жени . Блок 4 сопр жени  позвол ет подключить блок 9

контрол  к операционной магистрали 5 и поддерживает его работу, использу  стандартные циклы обращени  к внешним устройствам . Рассмотрим формирование сигналов управлени  блоком 9 контрол .

npi включении питани  под управлением программы монитора происходит подготовка устройства к работе. Селектор 30 адреса с первого выхода выдает адрес АО уровнем О, который поступает на вход первого эле .мента ИЛИ-НЕ 33. На другой вход первого элемента ИЛИ-НЕ 33 поступает сигнал Вывод Н уровнем О. Полученный таким образом сигнал с выхода первого элемента ИЛИ-НЕ 33 уровнем 1 поступает на первый вход узла 51 формировани  прерывани , подготавлива  его к работе. Уровень О на управл ющем входе первого магистрального элемента 27 разрешает прохождение начального адреса стека на вход регистра 52

(разр ды D5 -D15), а уровень 1 на управл ющем входе регистра 52 стробирует его запись. Уровень О с выхода перрого элемента . НЕ 32 поступает на седьмой выход блока 4 сопр жени  и на вход второго элемента И-НЕ 55 и через элемент НЕ 54 формирует уровень О на одиннадцатом выходе блока 4 сопр жени .

Формирование сигнала запрета импульсов от генератора 7 происходит следу-, ющим образом. На втором выходе селектора 30 адреса по вл етс  сигнал Адрес А1, который поступает на вход второго элемента ИЛИ-НЕ 34 уровнем О, другой вход которого подключен к линии сигнала Вывод Н уровн  О. Результирующий сигнал с выхода второго элемента ИЛИ-НЕ 34 через элемент НЕ 42 устанавливает уровень О на гходе триггера 49. Триггер 49 взводитс , и с инверсного выхода устанавливаетс  уровень О на первом выходе блока 4 сопр жени .

Запись начального кода времени отработки всех задач 1-го приоритета, начального кода времени отработки N-й задачи Ьго приоритета и начального кода времени отработки подпрограммы 1-го приоритета в узел 10 контрол  времени стробируетс  сигналом Вывод Н. Лини  Н уровн  О подключена к шестому выходу блока 4 сопр жени  через элемент НЕ 46.

Запись в регистр 6 приоритета осуществл етс  сигналами Адрес АБ и Вывод Н. Селектор 30 адреса устанавливает на шестом выходе уровень О, который поступает на вход четвертого элемента ИЛИ-НЕ 50. другой вход которого подключен к линии Вывод Н уровн  О. Результирующий сигнал устанавливает уровень 1 на дес том выходе блока 4 сопр жени .

Контроль времени выполнени  программ осуществл етс  следующим образом . Запись в регистр 67 контрольного слова узла 10 контрол  времени производитс  сигналами Адрес Аа и ВыводН. На третьем выходе селектора 30 адреса и входе третьего элемента ИЛИ-НЕ 35 устанавливаетс  уровень О. Другой вход третьего элемента ИЛИ-НЕ 35 соединен с линией Вывод Н уровн  О. Результирующий сигнал с выхода третьего элемента ИЛИ-НЕ 35 устанавливает на втором выходе блока 4 сопр жени  уровень 1. Контролируемый код с узла 10 контрол  времени поступает на информационный вход блока 4 сопр жени  и вход третьего магистрального элемента 29. Считывание контрольного кода производитс  сигналами Адрес Аа и Ввод Н. Уровень О с третьего выхода селектора 30 адреса поступает на вход шестого элемента ИЛИ-НЁ 36. другой вход которого подключен к линии Ввод уровн  О. Суммарный сигнал с выхода элемента ИЛИ-НЕ 36 через элемент НЕ 37 поступает на управл ющий вход элемента 29. устанавлива  уровень О. Вход третьего магистрального

элемента 29 подключаетс  к его выходу и,, соответственно, к входам-выходам блока 4 сопр жени .

Сброс триггера.45 осуществл етс  сигналами адрес АГ и Ввод Н. На втором выходе селектора 30 адреса и входа элемента ИЛИ-НЕ 47 устанавливаетс  уровень О. Другой вход элемента ИЛИ-НЕ 47 подключен к линии Ввод Н уровн  О. Результирующий сигнал с выхода элемента ИЛИ-НЕ 47 через элемент НЕ 43устанавливает уровень О на R-входе триггера 49. На инверсном выходе триггера 49 и первом выходе блока 4 сопр жени  устанавливаетс  уровень 1 .

Рассмотрим схему формировани  сигнала обращени  к стеку. При записи в стек на входе второго магистрального элемента 28 устанавливаетс  адрес стека. Сигнал с

линии Вывод Н уровнем О через элемент ИЛИ 31 поступает на управл ющий вход элемента 28. Вход подключаетс  к выходу второго магистрального элемента 28. и сигнал поступает на второй вход схемы 40 сравнени . При равенстве кодов на первом и втором входах схемы,40 сравнени  на ее выходе устанавливаетс  уровень 1. Сигнал Вывод Н с выхода элемента ИЛИ 31 через элемент НЕ 41 устанавливает уровень

1 на входе первого элемента И-Н Е 48. При совпадении сигналов уровнем 1 на первом и втором входах первого элемента И-НЕ 48 на восьмом выходе блока сравнени  устанавливаетс  уровень О. При чтении из стёка второй магистральный элемент 28 и первый элемент И-НЕ 48 открываютс  сигналом с линии Ввод Н аналогично.

Лини  Ввод Н уровн  О подключена, к дев тому выходу блока 4 сопр жени  через элемент НЕ-45. ЕЫХОД которого подключен также к второму входу блока 51 формировани  прерываний.

Дл  считывани  состо ни  реверсивного счетчика 18 используетс  сигнал Адрес

АО. Дл  чтени  кода с первого выхода счетчика 18| сигнал с первого выхода селектора 30 адреса череэ элемент Н Е 44 устанавливает уровень 1 на п том выходе блока 4 сопр жени .

Дл контрол  времени выполнени  подпрограммы используютс  сигналы Адрес Аз и Адрес А4. При обращении к подпрограмме сигнал Адрес Аз устанавливает через элемент НЕ 38 на третьем выходе блока

4.сопр жени  уровень 1. При окончании выполнени  подпрограммы сигнал Адрес А4 устанавливает через элемент НЕ 39 на четвертом выходе блока 4 сопр жени  уровень Г.

Узел 51 формировани  прерываний формирует вектор Ошибка стека и последовательность сигналов СИПН и ТПРН при по влении уровн  1 на входе прерывани  блока 4 сопр жени .

Дл  сброса второго триггера 25 используютс  сигналы Адрес Аб и сигнал Вывод Н. С седьмого выхода селектора 30 адреса уровень О поступает на вход элемента ИЛИ-НЕ 56, на другом входе которого устанавливаетс  уровень О с линии Вывод Н. Сигнал с выхода элемента ИЛИ-НЕ 56 через элемент НЕ 53, элемент И-НЕ 55 и элемент НЕ 54 устанавливает уровень О на один надцатом выходе блока 4 сопр жени .

Рассмотрим по схеме, представленной на фиг. 3, работу узла 10 контрол  времени (например, 1-гЬ приоритета). Уровень 1 на информационном входе узла 10 контрол  времени  вл етс  признаком 1-го приоритета и открывает первый, второй и третий элементы И-НЕ 58-60 и первый элемент И 61. Запись начального кода времени в счетчики 64-66 с группы входов узла 10 стробируетс  сигналом Вывод Н, который формирует перепад из уровн  1 в уровень О на тактирующих входах счетчиков.

Сигнал с генератора 7 поступает на вычитающие входы счетчиков 64 и 65 через первый элемент И 61, При обращении к подпрограмме сигнал Адрес Аз через второй элемент И-НЕ 59 взводит триггер 63. На выходе триггера 63 устанавливаетс  уровень 1, разреша  прохождение импульсов с выхода первого элемента И 61 на вход счетчика 66. По окончании отработки подпрограммы сигнал Адрес А через третий элемент И-НЕ 60 устанавливает уровень О на втором входе триггера 63. На выходе триггера 63 vt втором входе второго элемента И 62 устанавливаетс  уровень О, закрывающий его. Запись в регистр 67 стробируетс  сигналом уровн  1 с разрешающего входа узла 10 контрол  времени.

Рассмотрим работу узла 51 формировани  прерываний(фиг.4).Уровень на первом входе блока 51 формировани  прерываний взводит второй триггер 70. Соответственно , уровень 1 устанавливаетс  на втором входе первого элемента И 73. Сигнал Ошибка стека уровнем 1 поступает на третий вход узла 51 формировани  прерываний и на вход первого элеТлента НЕ 77. Уровень О на первом входе первого триггера 69 взводит его. Уровень 1 с выхода первого триггера 69 поступает на первый вход первого элемента И 73. Соответственно , взводитс  третий триггер 71, разреша  прохождение сигнала ТПРН уровнем О на третий выход узла 51 формировани  преры-;

ваний. .Процессор 1, получив сигнал ТПРН по операционной магистрали 5, вырабатываетсигналы Ввод Н и ППР-1Н, поступающие на входы узла 51. Сигнал Ввод Н

перепадом уровн  О в уровень 1 устанавливает на первом выходе четвертого триггера 72 уровень 1, а на втором -уровень О. Сигнал ППР-1Н через второй элемент НЕ78устанавливаетуровень 1 на первом

0 и втором входах соответственно второго элемента И-НЕ 76 и второго элемента И 74. Сигнал с выхода второго элемента И-НЕ 76 уровнем О поступает на второй вход буферного элемента 68 и разрешает передачу

5 адреса вектора прерывани  с регистра 80 через буферный элемент 68 на выход узла 51 формировани  прерываний. Сигнал с выхода второго элемента И 74 через третий элемент НЕ 79 устанавливаетуровень 1 на

Claims (1)

1. 0 выходе узла 51 формировани  прерываний. Формула изобретени  Устройство дл  контрол  вычислительного процесса ЭВМ, содержащее регистр приоритета, генератор тактовых импульсов,

   5 управл ющий элемент И и М блоков контрол  (М - число уровней приоритета), каждый из которых содержит узел контрол  времени , причем выход генератора тактовых импульсов соединен с первым входом

   0 управл ющего элемента И, выход которого соединен с первым разрешающим входом узла контрол  времени i-ro блока контрол  (1 1, М), группы информационных входов регистра приоритета и М узлов контрол 

   5 времени подключены к входам-выходам устройства дл  подключени  к системной магистрали контролируемой ЭВМ, отличающеес  тем, что, с целью расширени  функциональных возможностей за счет

   0 обеспечени  контрол  обращений к стековой пам ти и ее состо ни  на различных приоритетных уровн х, устройство содержит блок сопр жени , а каждый блок контрол  содержит первый элемент ИЛИ-НЕ,

   5. первый триггер, элемент задержки, первый и второй элементы И, элемент И-НЕ, магистральный элемент, реверсивный счетчик, второй элемент ИЛИ-НЕ, первый элемент НЕ, третий элемент И, элемент ИЛИ, первый и второй формирователи импульсов, второй триггер, второй элемент НЕ, причем второй вход управл ющего элемента И подключен к первому выходу блока сопр жени , второй, третий и четвертый выходы

   5 которого соединены соответственно с вторым , третьим и четвертым разрешающими входами узла контрол  времени i-ro блока контрол , п тый выход блока сопр жени  соединен с первым входом элемента И-НЕ i-ro блока контрол , выход которого подключен к управл ющему входу магистрального элемента 1-го блока контрол , выход которого соединен с входом-выходом устройства дл  подключени  к системной магистрали контролируемой ЭВМ, шестой выход блока сопр жени  подключен к п тому разрешающему входу узла контрол  времени, первым входам первого элемента И и первого элемента ИЛИ-НЕ 1-го блока контрол , седьмой выход блока сопр жени  соединен с входом сброса реверсивного счетчика 1-го блока контрол , восьмой выход блока сопр жени  подключен к S-входу первого триггера i-ro блока контрол , дев тый выход блока сопр жени  соединен с вторым входом первого элемента ИЛИ-НЕ, первым входом второго элемента И, вторым входом эле|лента И-НЕ 1-го блока контрол , дес тый ыход блока сопр жени  подключена управл ющему входу регистра приоритета, первый выход разр дов которого соединен в первым входом третьего элемента И 1-го влока контрол , 0+1}-й выход разр дов регистра приоритета подключен к информацивнному входу узла контрол  времени, входу элемента задержки, вторым входам первого у второго элементов И и третьему входу эле|лента И-НЕ 1-го блока контрол , в каждом (5локе контрол  выход первого .элемента ИЛИ-НЕ соединен с R-входом первого триггера , выход которого подключен к третьим входам первого и второго элементов И, выход первого элемента И соединен с инкрементным входом реверсивного счетмика, декрементный вход которого подключен к выходу второго элемента И, информационный выход реверсивного счётчика соединен с первым информационным входом магистрального элемента и входом второго элемента ИЛИ-НЕ, выход которого подключен к входу первого элемента НЕ, выход которого соединен с вторым входом третьего элемента И, третий вход которого подключен к выходу элемента задержки, выходы заема и переполнени  реверсивного счетчика соединены соответственно с входами первого и второго формирователей импульсов, выходы которых подключены соответственно к первому и второму входам элемента ИЛИ. третий вход которого подключен к выходу третьего элемента И, выход элемента ИЛИ в каждом блоке контрол  соединен с входом второго элемента НЕ и входом прерывани  блока сопр жени , выход второго элемента НЕ подключен к S-входу второго триггера, выход которого соединен с вторым информацио н н ы м входом ма гистрал ьного элемента , инфор-мационные выходы узлов контрол  времени М блоков контрол  подключены к информационному входу блока

   сопр жени , одиннадцатый выход которого соединен с входом второго триггера i-ro блока контрол , информационный вход-выход блока сопр жени  соединен с входом-выходом устройства дл  подключени  к системной магистрали контролируемой ЭВМ, причем блок сопр жени  содержит три магистральных элемента, селектор адреса, элемент ИЛИ, двенадцать элементов НЕ, семь элементов ИЛИ-НЕ, два элемента И-НЕ , триггер, схему сравнени , узел формировани  прерываний, регистр, причем информационные входы первого и второго магистральных элементов и выход третьего магистрального элемента подключены к информационному входу-выходу блока сопр жени , выход первого магистрального элемента соединен с информационным входом регистра, выход первого элемента ИЛИ-НЕ подключен к управл ющему входу регистра, входу первого элемента НЕ и первому входу узла формировани  прерываний , выход регистра соединен с первым входом блока сравнени , второй вход которого подключен к выходу второго магистрального элемента, вход управлени  которого и вход второго элемента НЕ соединены с выходом элемента ИЛИ, первый вход которого и первые входы с первого, по п тый элементов ИЛИ-НЕ, вход третьего элемента НЕ подключены к информационному входу-выходу блока сопр жени , второй вход элемента ИЛИ, первые входы шестого и седьмого элементов ИЛИ-НЕ и вход четвертого элемента НЕ подключенык информационному входу-выходу блока сопр жени , выход четвертого элемента НЕ подключен к второму входу узла формирова-. ни  прерываний и  вл етс  дев тым выходом блока сапр жени , выход второго элемента НЕ соединен с первым входом первого элемента И-НЕ, второй вход которого подключен к выходу схемы сравнени , первый выход селектора адреса соединен с вторым входом первого элемента ИЛИ-НЕ и входом п того элемента НЕ, выход которого  вл етс  п тым выходом блока сопр жени , второй выход селектора адреса подключен к вторым входам второго и седьмого элементов ИЛИ-НЕ, выход седьмого элемента ИЛИ-НЕ соединен с входом шестого элемента НЕ, выход которого подключен к R-входу триггера, S-вход которого. соединен с выходом седьмого элемента НЕ, вход которого подключен к выходу второго элемента ИЛИ-НЕ, третий выход селектора адреса соединен с вторыми входами третьего и шестого элементов ИЛИ-НЕ, четвертый выход селектора адреса подключен к входу восьмого элемента НЕ, выход которого  вл етс  третьим выходом блока сопр жени , п тый выход селектора адреса соединен с входом дев того элемента НЕ, выход которого  вл етс  четвертым выходом блока сопр жени , шестой выход селектора адреса подключен к второму входу четвертого элемента ИЛИ-НЕ, выход которого  вл етс  дес тым выходом блока сопр жени , выход шестого элемента ИЛИ-НЕ соединен с входом дес того элемента НЕ, выход которого подключен к управл ющему входутретьего магистрального элемента, информационный вход которого  вл етс  информационным входом блока сопр жени , выход первого элемента  вл етс  восьмым выходом блока сопр жени , выход триггера  вл етс  первым выходом блока сопр жени , выходы третьего элемента ИЛИ-НЕ и третьего элемента НЕ  вл ютс  Соответственно вторым и шестым выходами блока сопр жени , третий вход

   узла формировани -прерываний  вл етс  входом прерывани  блока сопр жени , с первого по четвертый выходы и четвертый и п тый входы узла формировани  прерываНИИ подключены к информационному входувыходу блока сопр жени , выход первого элемента НЕ соединен с управл ющим входом первого магистрального элемента, первым входом второго элемента И-НЕ и

    вл етс  седьмым выходом блока сопр жени , выход второго элемента И-НЕ подключен к входу одиннадцатого элемента НЕ, выход которого  вл етс  одиннадцатым выходом блока сопр жени , седьмой выход селектора адреса соединен с вторым входом п того элемента ИЛИ-НЕ, выход которого подключен к входу двенадцатого элемента НЕ, выход которого соединен с вторым входом .второго элемента И-НЕ, входы-выходы

   селектора адреса подключены к информационному входу-выходу блока сопр жени .

   Фиг.З

   фи$.