SU1589373A1

SU1589373A1 - Частотно-фазовый дискриминатор

Info

Publication number: SU1589373A1
Application number: SU884430558A
Authority: SU
Inventors: Алексей Владимирович Бубнов; Владимир Георгиевич Кавко; Александр Михайлович Сутормин
Original assignee: Омский политехнический институт
Priority date: 1988-05-23
Filing date: 1988-05-23
Publication date: 1990-08-30

Abstract

Изобретение относитс к автоматике и вычислительной технике. Цель изобретени - повышение точности и надежности работы частотно-фазового дискриминатора. Дл этого дискриминатор содержит блок 1 фазового сравнени , блок 2 логической блокировки, логические триггеры 3 и 4, RS-триггер 5, элементы И-НЕ 6-8, элементы И 9 и 15, дешифратор 10, D-триггеры 11 и 12, элемент ИЛИ-НЕ 13 и сумматор 14. Цель достигаетс за счет устранени сбоев при совпадении во времени входных импульсов. 2 ил.

Description

Фиг.1

Изобретение относитс к автоматике и вычислительной технике и может быть использовано в качестве логического элемента сравнени частоты следо вани импульсов задающего генератора, определ ющего частоту вращени двигател в дискретных астатических электроприводах, и частоты следовани импульсов датчика обратной св зи,, расположенного на валу двигател , а. т4кже в других системах фазовой синх- рс низации.

Цель изобретени - повьпиение точ- нфсти и надежности работы за счет устранени сбоев при совпадении во времени входных импульсов.

; На фиг. 1 представлена функцио- н льна электрическа схема предлагаемого частотно-фазового дискриминатора; на фиг, 2 - временные диаграммы , пo cн юu иe его работу.

; Предлагаемый частотно-фазовый дискриминатор содержит блок 1 фазо- в1эго сравнени , блок 2 логической б юкировки, г ервый 3 и второй 4 блокирующие триггеры, RS-триггер 5, пер- вЫй 6, второй 7 элементы И-НЕ, третий элемент И-НЕ 8, первый элемент И 9, дешифратор Ю, первьй 11 и второй 12 D-триггеры, элемент ИЛИ-НЕ 13 Сумматор 14 и второй элемент И 15.

Частотно-Фазовый дискриминатор работает следующим образом.

Блок 1 фазового сравнени служит Дл фазового сравнени импульсов талонной и контролируемой частот и формировани последовательности импульсов , снимаемых с первого выхода блока 1, период следовани которых равен периоду эталонной частоты, а длительность пропордиональна величине фазового рассогласовани сравниваемых частот. Блокирующие триггеры 3 и 4 служат дл формировани сигна- , лов блокировки выходного сигнала блока 1 сравнени с помощью блока 2 логической блокировки. При этом высоки уровень сигнала С на выходе первого блокирующего триггера 3 соответствует режиму фазового сравнени , а высокий уровень сигнала D на выходе второго блокирующего триггера 4 - режиму насьщени частотно-фазового дисриминатора при к

Блок 2 логической блокировки служ дл формировани выходного сигнала )з соответствии с логической функцией iCf АС (B+D), где А - выходной сигн

с первого выхода блока 1 фазового сравнени , пропорциональный величине фазового рассогласовани сравниваемых частот (инверсный сигнал); В - выходной сигнал с второго выхода блока фазового сравнени 1, соответствующий приходу двух или более импульсов контролируемой частоты между двум импульсами эталонной частоты; С - выходной сигнал первого блокирующего триггера 3; D - выходной сигнал второго блокирующего триггера 4,

Режим фазового сравнени дискриминатора соответствует наличию высокого уровн сигнала С и низких уровней сигналов Б и D, При этом проинверти- рованный сигнал А проходит на выход устройства. Дешифратор 10 в зависимости от состо ни блока 1 фазового сравнени и блокирующих триггеров 3 и 4 формирует сигналы, поступающие на информационные входы этих триггеров .

Работу дешифратора 10 можно по снить таблицей состо ни .

2345

Примечание. D3 иВ4- выходы

блокирующих триггеров 3 и 4 соот- BeTCTBetiHO.

Первый 11 и второй 12 D-триггеры вместе с вторым элементом И-НЕ 7 образуют синхронный счетчик импульсов контролируемой частоты. Второй элемент И-НЕ 7 осуществл ет требуемую начальную установку триггера 5 и формирует сигнал на информационных входах триггеров 11 и 12. RS-триггер 5 служит дл формировани сигнала разрешени сброса счетчика в начальное

51589373

положение по переднему фронту импульса эталонной частоты. Синхронный счетчик импульсов служит дл подсчета количества импульсов контролируемой частоты, поступивших между двум импульсами эталонной частоты. Если счетчик импульсов находитс в состо нии , отличном от начального, то на втором входе RS-триггера 5 устанавливаетс высокий уровень напр жени и в момент прихода импульса эталонной частоты f триггер 5 сохран ет свое состо ние, при этом элемент И-НЕ 6 открыт и сигнал проходит на сброс счетчика, т.е. первого 11 и второго 12 D-триггеров. После сброса RS-триггер 5 устанавливаетс в состо ние , элемент И-НЕ 6 закрываетс , а счетчику разрешаетс вести подсчет импульсов контролируемой частоты f.

При отсутствии импульсов контролируемой частоты ц между двум им- пульсами эталонной частоты f в блокирующих триггерах 3 и 4 происходит изменение информации следующим образом:

а)из режима насьпцени при происходит переход в режим фазового сравнени ;

б)из режима фазового сравнени происходит переход в режим насыщени при f к f5 ;

в)режим насыщени при хран етс .

При приходе двух и более импульсов контролируемой частоты f . между дву импульсами эталонной частоты f происходит один из следу.ощих перехоов :

а)из р.ежима насьпцени при f f происходит переход в режим фазового сравнени ;

б)из режима фазового сравнени происходит переход в режим со10

15

о к во ни сы за хо и л ме

дл но

ча f|

20 о(е ча со f в

25 ни -ри на

де а 30 пу

нах На гер пр нал ней

35

тот 40 дву сам нас лен вых 45 лен инт жим ка осу 50 вто уме мом межд возв JJ ни тоты пуль в мо режи

в)

сыщени при f С;

при f-j 00k S

режим насыщени хран етс . Устройство может находитьс в трех основных режимах работы: насьщени при f f g, фазового сравнени и насьт (ени при f f. Переход из режима в режим синхронизирован по импульсам эталонной частоты f. В каждом режиме работы осуществл етс подсчет числа импульсов контролируемой частоты f.j между двум импульсами эталонной частоты.

Если устройство находитс в режиме фазового сравнени , то элемент И-fiE 8 открыт сигналом с выхода первого блокирующего триггера 3 и сигнал А с первого выхода блока 1 фазового сравнени проходит на выход. В режимах насыщени дискриминатора элемент И-НЕ 8 закрыт низким уровнем сигнала с выхода первого блокирующего триггера 3 и выходной сигнал устройства определ етс сигналом на втором входе элемента И 9.

Временные диаграммы (фиг. 2) даны дл различных режимов работы частотно-фазового дискриминатора.

На интервале

эталонна

частота f превышает контролируемую f|. Дискриминатор находитс в насыо (ении. При увеличении контролируемой частоты в момент прихода двух импульсов частоты f 1 между двум импульсами f (момент t) устройство переходит в режим фазового сравнени . Опережение изменени выходного сигнала диск- -риминатора обусловлено действием сигнала В, передний фронт которого опреК

дел етс фронтом второго импульса f а задний фронт - передним фронтом им- пульса fj.

На интервале t - t дискриминатор находитс в режиме фазового сравнени . На выходе первого блокирующего триггера 3 находитс высокий уровень напр жени , разрешающий прохождение сигнала А на выход устройства. При даль--, нейшем нарастании контролируемой час

тоты f в момент повторного прихода двух импульсов f между двум импуль-т сами fj устройство переходит в режим насьш1ени при . Опережение по в- лени низкого уровн напр жени на выходе устройства обеспечиваетс по в- лением высокого уровн сигнала В. На интервале 2 Дискриминатор в режиме насыщени при fy,f.. Блокировка сигнала А с первого выхода блока 1 осуществл етс сигналом D с выхода второго блокирующего триггера 4. При уменьшении контролируемой частоты в момент t прихода нул импульсов fj между двум импульсами f . устройство возвращаетс в режим фазового сравне- ни , а при дальнейшем уменьшении частоты f J, (повторном приходе нул имульсов f, между двум импульсами f. ) момент t устройство переходит в ежим насьш(ени при . Дальнейшее снижение частоты не приводит к изменению режима работы.

В результате обеспечиваетс надежна работа дискриминатора при совпадении во времени входных импул1,сов за счет синхронизированного переключени по передним фронтам входных (Импульсов блока 1 фазового сравнени и блокирующих триггеров 3 и 4.

Claims

Формула изобретени

: Частотно-фазовый дискриминатор, Содержащий последовательно соединенные блок фазового сравнени , первый и второй входы которого вл ютс соответственно первым и вторым входами (частотно-фазового дискриминатора, и блок логической блокировки, выход которого вл етс выходом частотно-фазового дискриминатора, а также первый и второй блокирующие триггеры, 1выходы которых соединены соответственно с вторым и третьим входами бло- ка логической блокировки, при этом блок фазового сравнени содержит последовательно соединенные RS-триггер и первый элемент И-ИЕ, второй вход Которого соединен с первым входом 3-триг1 ера и вл етс -вторым входом ;блока фазового сравнени , и второй |элемент И-НЁ, а блок логической бло- |кировки содержит последовательно соединенные третий элемент И-НЕ, первьй элемент И, причем первый и второй ;Входы третьего элемента И-НЕ вл ютс соответственно первым и вторым входами блока логической блокиро1зки, а выход первого элемента И - его выходом , отличающийс тем, что, с целью повьпиени точности и надежности в работе за счет устранени сбоев при совпадении но времени входных импульсов, в него введен дешифратор, первый и второй входы которого соединены соответственно с

первым и вторым выходами блока фазо- I

0

5

0

5

0

5

0

5

вого сравнени , третий и четвертый входы дешифратора соединены соответственно с выходами первого и второго блокирующих триггеров, информационные входы которых подсоединены соответственно к первому и второму выходам дешифратора,, а тактовые входы - к второму входу блока фазового сравнени , второй выход которого соединен с четвертым входом блока логической блокировки, при этом в блок фазового сравнени введены первый и второй D-триггеры, тактовые входы которых объединены между собой и вл ютс первым входом блока фазового сравнени , инверсный выход первого и пр мой выход второго D-григгеров вл ютс соответственно первым и вторым выходами блока фазового сравнени , пр мой выход первого и инверсный выход второго D-трйггеров соединены соответственно с первым и вторым входами второго элемента И-НЕ, выход которого соединен с вторым входом RS-триггера и информационными входами первог-о и второго D-тригге- ров, а выход первого элемента И-НЕ соединен с S-входом первого и R-BXO- дом второго D-триггеров, в блок ло- (Гической блокировки введен элемент ШШ-НЕ, первый и ВТОРОЙ входы которого вл ютс соответственно третьим и четвертым входами блока логической блокировки, а выход элемента ИЛИ-НЕ соединен с вторым входом второго элемента И, причем- дешифратор выполнен в виде сумматора, первый, второй, третий и четвертый входы которого вл ютс соответственно одноименными входами дешифратора, и второго элемента И, первый и второй входы которого соединены соответственно с первым и вторым выходами сумматора, при этом выход второго элемента И и выход переноса сумматора вл ютс соответственно первым и вторым выходами дешифратора.