SU1547076A1 - Преобразователь параллельного кода в последовательный - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в системах обмена информацией с контролем передаваемого кода. Целью изобретени   вл етс  повышение достоверности преобразуемого кода. Преобразователь содержит генератор 1 импульсов, первый и второй счетчики 2 и 3, схему 4 сравнени , коммутатор 5, блок 6 пам ти, первый - третий элементы И-НЕ 7-9, первый и второй регистры 10 и 11 сдвига, дешифратор 12 нул , первый - третий триггеры 13-15, элемент ИЛИ 16, первую и вторую группы элементов РАВНОЗНАЧНОСТЬ 17 и 18, первый и второй генераторы 19 и 20 одиночных импульсов, первый и второй элементы 21 и 22 задержки, элемент НЕ 23, тактовый и информационные входы 24 и 25, входы 26-28 пуска, записи и сброса, информационный 29 и контрольный 30 выходы. 1 ил.

Description

(21)4328426/24-24

(22)05.10.87

(46) 28.02.90. Бкш. W 8

(72) Л.И.Севастов и В.В.Кузнецов

(53)681.325(088.8)

(56)Авторское свидетельство СССР № 119002, кл. Н 03 М 9/00, 1983.

Авторское свидетельство СССР 1270897, кл. Н 03 М 9/00, 1984.

(54)ПРЕОБРАЗОВАТЕЛЬ ПАРАЛЛЕЛЬНОГО КОДА В ПОСЛЕДОВАТЕЛЬНЫЙ

(57)Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в системах обмена информацией с контролем передаваемого кода. Целью изобретени   вл етс  повышение достоверности преобразуемого кода. Преобразователь содержит генератор 1 импульсов, первый и второй счетчики 2 и 3, схему 4 сравнени , коммутатор 5, блок 6 пам ти, первый - третий элементы И-НЕ 7-9, первый и второй регистры 10 и 11 i сдвига, дешифратор 12 нул , первый - третий триггеры 13-15, элемент ИЛИ 16, первую и вторую группы элементов РАВНОЗНАЧНОСТЬ 17 и 18, первый и второй генераторы 19 и 20 одиночных импульсов, первый и второй элементы 21 и 22 задержки, элемент НЕ 23, тактовый и информационные входы 24 и 25, входы 26-28 пуска, записи и сбро- а са, информационный 29 и контрольный 30 выходы. 1 ил.

(Л

с 

4 Ч О Ч

Од

3154

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в системах обмена информацией с контролем передаваемого кода.

Целью изобретени   вл етс  повышение достоверности преобразуемого кода.

На чертеже представлена функциональна  схема преобразовател .

Преобразователь содержит генератор 1 импульсов, первый 2 и второй 3 счетчики , схему 4 сравнени , коммутатор 5, блок 6 пам ти, первый - тре JTHU элементы И-НЕ 7, 8 и 9, первый 10 и второй 11 регистры сдвига, дешифратор 12 нул , первый - третий триггеры 13, 14 и 15, элемент ИЛИ 16, первую 17 и вторую 18 группы элементов РАВНОЗНАЧНОСТЬ, первый 19 и второй 20 генераторы одиночных импульсов , первый 21 и второй 22 элементы задержки, элемент НЕ 23, тактовый 24 и информационные 25 входы, входы 26, 27 и 28 пуска, записи и сброса, информационный 29 и контрольный 30 выходы.

Преобразователь работает следующим

образом.

Перед программированием на вход 28 сброса преобразовател  подаетс  сигна сброса на первый счетчик 2 и триггер 13, заставл   последний переключатьс  на режим программировани , при кото

ром сигнал с его единичного выхода, п подаваемый на вход коммутатора 5, заставл ет последний подключить выходы первого счетчика 2 к входам выборки адресов блока 6 пам ти, а сигнал с нулевого выхода триггера 13 отключает выходы второго счетчика 3 от входом выборки адресов блока 6 и заставл ет генератор 1 прекратить выдачу импульсов . Программирование заключаетс  в том, что на входы 25 преобразовател  хода подаетс  n-разр дное слово в па реллельном коде, которое при подаче на вход 27 записи сигнала записи записываетс  в  чейку блока 6 с нулевым адресом, причем в ьулевой разр д блока 6 записываетс  О. По переднему фронту сигнала записи генератор 20 генерирует одиночный импульс, сбрасывающий триггеры 14 и 15, а элемен- том 22 задержки этот одиночный импуль сдвигаетс  на врем , достаточное дл  завершени  переходных процессов в блоке 6 пам ти, второй группе 18 элемен

0

тов РАВНОЗНАЧНОСТЬ и элементе И-НЕ 9 и подаетс  на С-вход триггера 15, вырабатывающего на своем единичном выходе сигнал достоверности произведенной записи: при поразр дном сравнении сигналов , присутствующих на входах и выходах блока 6 пам ти, осуществл емом двухвходовыми элементами РАВНОЗНАЧНОСТЬ второй группы 18 элементов РАВНОЗНАЧНОСТЬ , на выходах последних в случае правильности произведенной за- лнси окажутс  1, которые, пройд  (врез элемент И 9, подадут сигнал О на D-вход триггера 15, единичный выход которого окажетс  равным О, в случае неправильной произведенной записи по крайней мере на одном из выходов двухвходовых элементов второй группы 18 элементов РАВНОЗНАЧНОСТЬ окажетс  О, что послужит причиной

5

0

40

45

50

подачи на D-вход триггера 15 1, л единичный выход его установитс  в ej +- чичное положение. При подаче в процессе программировани  на вход первого счетчика 2 импульса последний увеличивает свой выходной код на единицу, который через коммутатор 5 подаетс  на входы выборки адресов блока 6.

Таким образом, блок 6 подготавливаетс  дл  записи второго слова в  чейку с адресом, равным единице. Запись второго слова в блок 6 и определение

достоверности записи производ тс  аналогично описанному, причем в нулевой разр д блока 6 снова записываетс  О Таким образом, массив данных в параллельном коде, состо щий из данного числа слов, записываетс  в  чейки блока 6, причем в нулевые разр ды последнего всегда записываетс  О независимо от кодовой комбинации, состав- ш ющей информационное слово. После записи в блок 6 последнего слова массива данных на вход первого счетчика подаетс  импульс и преобразователь кода оказываетс  готовым к преобразованию записанного массива данных.

Дл  запуска режима преобразовани  на вход 26 преобразовател  подаетс  отрицательтлй импульс, который поступает также на второй вход элемента И-НЕ 7, на сброс второго счетчика 3 и на вход установки в 1 триггера 13, логические сигналы на выходах которого , подаваемые на вторые входы коммутатора 5, измен ютс  на противоположные , отключа  входы выборки адресов блока 6 от выходов первого счетчика 2 и подключа  их к выходам второго счетчика 3. Так как второй счетчик 3 импульсом сброса обнул етс  по выходам, то на выходы выборки адресов через блок 6 поступает нулевой код, соответствующий адресу нулевой  чейки блока 6 пам ти. Таким образом, на вход регистра 10 сдвига с блока 6 подаетс  параллельный код, соответствующий первому слову, а также О в нулевом разр де.

Поступивший на второй вход элемента И-НЕ 7 пусковой импульс на врем  его действи  переводит регистр tO сдвига в режим записи, и на выходе последнего по вл етс  параллельный код, соответствующий первому слову, а также О в нулевом разр де, старший разр д (n-й) слова присутствует на выходе n-го разр да регистра 10 сдвига . Снимаемый с нулевого разр да регистра 10 сдвига О независимо от кода слова поддерживает на выходе дешифратора 12 нул  сигнал 1, который,25 проход  также через элемент 21 задерж- будучи поданным на первый вход эле- ки, подаетс  на вход второго счетчика мента И-ЦЕ 7, совместно с восстановив- 3 и заставл ет его увеличить номер шейс  после нулевого импульса 1 на  чейки блока 6 пам ти на 1, т.е. вы- втором его входе, устанавливает на ставить на выходах блока 6 параллель- его выходе, а следовательно, на выхо- 30 ный код, соответствующий второму сло- де выбора режима регистра 10 сдвига ву, при этом в нулевом разр де сохрасигнал О, перевод щий регистр 10 сдвига в режим .сдвига. После установки триггера 13 поступающие с генератора 1 импульсы продвигают записан ую в регистре 10 сдвига информацию к выходу 29 преобразовател  кода, осуществл   преобразование параллельного кода в последовательный, снимающийс  с выхода 29 преобразовател  кода, а также воспроизведение снимаемого кода в регистре 11 сдвига, так как его информационный вход соединен с выходом старшего (n-го) информационного

35

н етс  сигнал О. Этот же перепад, пройд  через элемент И-НЕ 70 перево- дит регистр 10 сдвига в режим записи. На выходах регистра 10 сдвига по вл етс  второе слово, а сигнал О в нулевом разр де обеспечивает на выходе дешифратора 12 нул  по вление перепада с уровн  О на уровень 1, ДО На обоих входах элемента И-НЕ 7 оказываютс  уровни 1, а на выходе - уровень О, перевод щий регистр 10 сдвига в режим сдвига, начинаетс  преобразование второго слова, и описан- разр да регистра 10 сдвига. После каж-дз ньг процесс повтор етс . По оконча- дого такого импульса записанный в нии преобразовани  последнего слова

выходной код второго счетчика 3 оказываетс  одинаковым с выходным кодом первого счётчика 2, т.е. число пре- 50 образованных слов становитс  равным числу слов, записанных в блок 6 при

нулевом разр де регистра 10 сдвига сигнал О при этом также перемещаетс  к выходу 29, поддержива  на выходе дешифратора 12 нул  сигнал 1. При этом разр ды регистра 10 сдвига заполпрограммировании . На выходе схемы 4 сравнени , сравнивающей выходные коды первого и второго счетчиков 2

н ютс  Г1. После преобразовани  первого (последнего по съему) разр да слова на всех входах дешифратора 12 нул  оказываютс  сигналы 1, а на вы-55 и , по вл етс  сигнал, устанавливаю- ходе - сигнал О. Перепад с уровн  щий триггер 13 в исходное состо ние, 1 на уровень О, происход щий бла- соответствующее режиму программиро- годар  инвертору 23, по срезу импуль- вани , т.е. преобразователь кодов са сдвига, подаваемого на один из вхо- устанавливаетс  в исходное состо ние.

дов дешифратора 12 нул , подаетс  на С-вход триггера 14. На его входе в | этот момент присутствует результат поразр дного сравнени  сигналов на выходе блока 6 пам ти и на выходе регистра 11 сдвига, получаемый с помощью элементов РАВНОЗНАЧНОСТЬ первой группы 1 7, сигналы на выходах которых равны 1 при совпадении значений сравниваемых разр дов. Если на входах одного из элементов РАВНОЗНАЧНОСТЬ значени  сравниваемых разр дов окажутс  различными, то на его выходе сигнал

5 окажетс  равным О, который, пройд  через элемент И-НЕ 8 станет равным 1, и, пройд  через элемент ИЛИ 16, поступит на D-вход триггера 14, создава  услови  дл  установки единично0 го выхода триггера, что сигнализирует об ошибке в преобразовании.

Перепад с уровн  1 на уровень О на выходе дешифратора 12 нул ,

н етс  сигнал О. Этот же перепад, пройд  через элемент И-НЕ 70 перево- дит регистр 10 сдвига в режим записи. На выходах регистра 10 сдвига по вл етс  второе слово, а сигнал О в нулевом разр де обеспечивает на выходе дешифратора 12 нул  по вление перепада с уровн  О на уровень 1, На обоих входах элемента И-НЕ 7 оказываютс  уровни 1, а на выходе - уровень О, перевод щий регистр 10 сдвига в режим сдвига, начинаетс  препрограммировании . На выходе схемы 4 сравнени , сравнивающей выходные коды первого и второго счетчиков 2

и , по вл етс  сигнал, устанавлива щий триггер 13 в исходное состо ние соответствующее режиму программиро- вани , т.е. преобразователь кодов устанавливаетс  в исходное состо ни

;1547

Claims (1)

1. Формула изобретени 

   Преобразователь параллельного кода в последовательный, содержащий блок пам ти, информационные входы и вход з&писи которого  вл ютс  соответственно информационными входами и входом записи преобразовател , выходы блока пам ти соединены с одноименными входами первого регистра сдвига, выходы младших п разр дов которого подключены к одноименным входам депгиф- ратора нул , выход (п+1}-то разр да первого регистра сдвига  вл етс  вы- ходом преобразовател , первый счетчик сметный вход которого  вл етс  тактовым входом преобразовател , вход с|броса первого счетчика объединен с первым нулевым входом триггера и  вл етс  входом сброса преобразовател , выходы первого счетчика соединены с соответствующими первыми входами ком- 4у Јтора и схемы сравнени , выход ко- т)ооой соединен с вторым нулевым вхо- Дом триггера, выходы которого соединены с соответствующими вторыми входами коммутатора, второй счетчик, ход сброса которого объединен с пер- йым входом первого элемента И-НЕ и фпнничным входом первого триггера и f , j входом пуска преобразовате- 4 , выходы второго счетчика соединены 4 соответствующими третьими входами оммутатора и вторыми входами схемы Сравнени , выходы коммутатора соедине ны с соответствующими адресными входа IJJH блока пам ти, счетный вход второго Счетчика объединен с вторым входом г Первого элемента И-НЕ, выход которого соединен с входом режима первого регистра сдвига, генератор импульсов, Выход которого соединен с тактовым Входом первого регистра сдвига, отличающийс  тем, что, с це- лью повышени  достоверности преобразу емого хода, в преобразователь введены ав группы элементов РАВНОЗНАЧНОСТЬ и второй и третий элементы И-НЕ, элемент ИЛИ, генераторы одиночных импульсов , элементы задержки, элемент НЕ, второй и третий триггеры и второй

   o

   76

   - 5 „

   0

   5

   0

   8

   регистр сдвига, последовательный вход

   которого соединен с выходом n-го разр да первого регистра сдвига, тактовый вход объединен с входом элемента НЕ и подключен к выходу генератора импульсов , управл ющий вход которого соединен с инверсным выходом первого триггера, выход элемента НЕ соединен с входом дешифратора нул , выход которого соединен с входом первого элемента задержки и входом первого генератора одиночных импульсов, выход которого соединен с С-входом второго триггера, инверсный выход которого соединен с его инверсным единичным входом, выход первого элемента задержки соединен с входом обнулени  второго счетчика, выходы второго регистра сдвига соединены с первыми входами соответствующих элементов РАВНОЗНАЧНОСТЬ первой группы, вторые входы которых объединены с первыми входами соответствующих элементов РАВНОЗНАЧНОСТЬ Bio- рой группы и соединены с соответствующими выходами блока пам ти, выходи элементов РАВНОЗНАЧНОСТЬ первой группы соединены с входами второго элемента К-НЕ, выход которого соединен с первым входом элемента ИЛИ, выход т-- торого соединен с D-входом второго триггера,, вторые входы элементов РАВНОЗНАЧНОСТЬ второй группы соединены с соответствующими информационными входами блока пам ти, выходы соединены с соответствующими входами третьего элемента И-НЕ, выход которого соединен с D-входом третьего триггера, инверсный выход которого соединен с его инверсным единичным входом, пр мой выход третьего триггера соединен с вторым входом элемента ИЛИ, вход второго генератора одиночных импульсов соединен с входом записи блока пам ти, выход второго генератора одиночных импульсов соединен с инверсными нулевыми входами второго и третьего триггеров и входом второго элемента задержки s инверсный выход которого соединен с С-входом третьего триггера, пр мой выход второго триггера  вл етс  контрольным выходом преобразовател .