RU1789993C

RU1789993C - Устройство дл редактировани элементов таблиц

Info

Publication number: RU1789993C
Application number: SU904875430A
Authority: RU
Inventors: Александр Владимирович Пришибской; Валентин Михайлович Глушань; Виктор Михайлович Курейчик
Original assignee: Таганрогский радиотехнический институт им.В.Д.Калмыкова
Priority date: 1990-10-16
Filing date: 1990-10-16
Publication date: 1993-01-23

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в процессоре рел ционной алгебры систем управлени рел цибннйми базами данных и знаний интеллектуальной системы автоматизированного npoeKfHpTSWaHW РЭА и ЭВА. Цель изобретени - повышение быстродействи . Устройство содержит счетчик, два регистра, блок пам ти, дешифратор, схему сравнени , группы элементов И и ИЛИ, триггер, три элемента И, два элемента ЗАПРЕТ, шесть элементов ИЛИ, формирователь импульса и п ть элементов задержки с соответствующими св з ми. Изобретение позвол ет повысить быстродействие устройства за счет перехода от микропрограммной синхронной архитектуры к аппаратной с местным асинхронным управлением . 1 ил.

Description

Изобретение относитс к вычислительной технике и может быть использовано в процессоре рел ционной алгебры систему управлени рел ционными базами данных и знаний интеллектуальной системы автоматизированного проектировани РЭА и ЭВА.

Известно устройство дл преобразовани кодов с одного зыка на другой, содержащее регистр приема, Два дешифратора, блок пам ти, регистр выдачи, регистр управлени , две группы элементов И, группу элементов ИЛИ, элемент НЕ.

Недостаток - структурна сложность и низкое быстродействие.

Известно устройство дл преобразовани кодов с одного . зыка на другой, содержащее регистр приема, группу элементов ИЛИ, две группы элементов И, дешифратор,

.©

блок пам ти, регистр выдачи, два элемента И.

Наиболее близкое по технической сущности устройство дл редактировани элементов таблиц, содержит счетчик, Две группы элементов И, группу элементов ИЛИ, дешифратор, блок пам ти, регистр ин- формации, блок микропрограммного управлени , регистр строки и узелсравнени , причем вход регистра информации соединен с выходом блока пам ти, а выходы разр дов регистра информации подключены к первым входам элементов И первой и второй групп, выходы элементов И первой группы вл ютс выходом устройства, выходы элементов И второй группы соединены с первыми входами элементов ИЛИ группы, первый вход узла сравнени и вход дешифч| 00 Ю Ю О

СА

ратора соединены с выходом регистра информации , §ы х ойГрегйстра строки соединен с вторым входом узла сравнени и информационным входом блока пам ти, адресный вход которого соединен с выходом счетчика, информационный и установочный входы кб- торогр вл ютс соответственно адресным и установочным входами устройтсва,инфор- мафонны Й вход которого соединен с вто- вхёйамй элементов ИЛИ группы, выходы KOfo pVx соединены с входом реги- стр$гстроки, шход узла сравнени соединен с разрешающим входом блока микропрограммного управлени , вход запуска и вход сигнала конца таблицы которого соединены соответственно с входом запуска устройства и с выходом дешифратора, выходы блока микропрограммного управлени соединены соответственно с входом считывани , с входом записи блока пам ти, с вторыми входами первой и второй групп элементов И и со счетным входом счетчика.

Недостаток - низкое быстродействие, обуслбвлённде микропрограммным принципом управлени устройством.

Цель изобретени - повышение быстродействи устройства.

На чертеже представлена структурна схема устройства.

Устройство содержит счетчик 1, дешифратор 2, блок3 сравнени , блок4 элементов И. блок 5 элементов ИЛИ, регистры 6 и 7, блок 8 пам ти, элементы И 9-13, элементы ИЛИ 14-19, блок 20 формировани одиночных импульсов, элементы 21-25 задержки, информационный выход 26 устройства, вход 27 задани адреса таблицы устройства, информационный вход 28 устройства, вход 29 запуска устройства, триггер 30, выход 31 окончани работы устройства. Причем вход регистра 7 соединен с выходом блока 8, а выходы его разр дов подключены к входам элементов И 4, выходы которых вл ютс выходом 26, первый вход блока 3 и вход дешифратора 2 соединены с выходом регистра 7, выход регистра 8 соединен с вторым входом блока 3 и информационным входом {блока 8, адресный вход которого соединен с выходом счетчика 1, информационный вход которого вл етс входом 27, информационный вход 28 соединен со вторыми входами элементов ИЛИ 5, выходы которых соединены с входом регистра 6, вход &9 соединен с входом записи счетчика 1, а через элемент ИЛИ 15 с входом записи регистра 6, с первым входом элемента ИЛИ 16, выход которого подключен через элемент 21 к входу считывани блока 8 и нулевому входу триггера 30, пр мой и инверсный выходы которого подключены к первым входам элемента И 9,элемента И 10 и элементов И 11, И 12 соответственно, выход 5 блока 8 подключен через блок 20 к входу записи регистра 7, а через элемент 22 к первому входу

элемента И 13 и входу элемента 23. выход которого подключен к вторым входам элементов И 11 и И 12, а через элемент 24 к вторым входам элементом И 9 и И 10, третьи входы элементов И 9 и 11 и инверсные вхо0 ды элементов И 10 и 12 подключены к выходу дешифратора 2, выходы разр дов регистра 7 подключены к первым входам элементов ИЛИ 5, выход Больше блока 3 подключен через элемент И 13 к единично5 му входу триггера 30, через элемент ИЛИ 17 к входу записи блока 8, а через элемент 25 к вторым входам элементов ИЛИ 14 и 15, выход элемента И 9 подключен к первому входу элемента ИЛИ 18 и второму входу

0 элемента ИЛИ 17, выход элемента И 11 подключен через элемент ИЛИ 18 и второму входу элемента ИЛИ 17, выход элемента И 11 подключен через элемент ИЛИ 18 к сигнальному входу 31, выход элемента И 12

5 подключен к второму входу элемента ИЛИ 19, а через элемент ИЛИ 14 к счетному входу счетчика 1, выход элемента И 10 подключен через элемент ИЛИ 19 к входам опроса элементов И 4 и второму входу элемента ИЛИ

0 16.

Принцип работы устройства состоит в следующем.

Устройство запускаетс импульсом, подаваемым на вход 29. При этом в счетчик 1

5 с входа 27 записываетс адрес первого рел ционного отношени в базе, куда необходимо включить новое рел ционное отношение. Включаемое рел ционное отношение заноситс в регистр б со входа 28

0 через элемент ИЛИ 5, Это рел ционное отношение будет вставлено в базу таким образом , что рел ционные отношени останутс отсортированными. Задержанный на элементе 21 на врем записи исходной инфор5 мации в счетчик 1 и регистр 6, импульс обнул ет триггер 30 и разрешает считывание из блока 8 первого отношени . После окончани переходных процессов при выборке кода первого отношени на асинхрон0 ном выходе 5 окончани переходных процессов блока 8 по вл етс положительный порог (перепад у ровней 0-1) преобразуемый блоком 20 импульс стандартной длительности, который разрешает считыва5 ние первого (в дальнейшем очередного) отношени в регистр 7. Блок 8 содержит базу данных, состо щую из некоторого количества рел ционных отношений, каждое из которых занимает одну чейку пам ти. В базе отношени отсорбированы по возрастанию

ключей дл ускорени поиска требуемого отношени . В чейке блока 8, непосредственно следующей за последним отношением базы, записываетс код конца базы (уникальный код, расшифровываемый де- шифратором 2), содержащий в качестве ключа максимально возможный код, который запрещаетс использовать в качестве ключа какого-либо отношени . В блоке 3 сравниваютс ключи очередного считанно- го отношени (регистр 7) и заключаемого отношени (регистр 6). Если ключ отношени , наход щегос в регистре 7, больше ключа отношени из регистра б, то по вл етс сигнал ха выходе Больше блока 3, который открывает элемент И 13, и импульс с выхода блока 20, задержанный на элементе 22 на врем записи в регистр 7 и врем срабатывани схемы 3, перевод т триггер 30 в единичное состо ние, инициализиру тем самым режим записи отношени . Импульс с выхода элемента И 13 поступает через элемент ИЛ И 17 на вход записи блока 8, разреша запись в него включаемого отношени с выхода регистра 6 по адресу, поступающему с выхода счетчика 1. Задержанный на элементе 25 на врем записи информации в блок 8, импульс поступает через элемент ИЛИ 15 на вход записи регистра б, разреша перезапись информации из регистра 7 через элемент ИЛИ 5 в регистр 6. Одновременно с этим импульс поступает через элемент ИЛИ 14 на вход счёта счетчика 1, увеличива его содержимое на единицу . Если на выходах регистра 7 не присутствует код конца базы, то на выходе

дешифратора 2 присутствует О потенциал, поэтому импульс с выхода элемента 23, задержка которого ра вна времени срабатывани триггера 30, проходит через элементы 24 и И 10, открытый 1 потенциалом с пр мого выхода триггера 30 и О потенциалом с выхода дешифратора 2, элемент ИЛИ 19 и открывает 5/1ём ё нты И 4, разреша поступление информации с выхода регистра 7 на выход 26. Также импульс поступает через элемент ИЛИ 16 на вход элемента 21. Если на выходах регистра 7 присутствует код конца базы, то на выходе дешифратора 2 проход т через элемент 24, где задерживаетс на врем , достаточное дл разделени двух процессов записи в блок 8, и элемент И 9, открытый 1 потенциалами с пр мого выхода триггера 30 и выхода дешифратора 2, и поступает через элемент ИЛИ 17 на вход записи блока 8. Такие импульсы с выхода элемента И 9 проход т через элемент И 18 на выход 31. Если ключ отношени из регистра 7 меньше или равен ключу отношени из регистра 8, то триггер 30 остаетс в нулевом состо нии, а импульсе выхода элемента 23 в зависимости от состо ни выхода дешифратора 2 проходит через элемент И 11 и поступает через элемент ИЛ И 18 на выход 31 (при 1 потенциале на выходе дешифратора 2) или проходит через элемент 12 и поступает через элемент ИЛИ 14 на вход счета счетчика 1, а также поступает через элемент ИЛИ 19 на входы опроса элементов И 4 и проходит через элемент ИЛИ 16 на вход элемента 21.

Claims

Формула изобретени

Устройство дл редактировани элементов таблиц, содержащее счетчик, дешифратор , блок сравнени , блок элементов И, блок элементов ИЛИ. два регистра и блок пам ти, причем информационный выход блока пам ти подключен к входу дешифратора , к первому информационному входу блока еравнени и к информационному входу первого регистра, выход которого подключен к информационному входу блока элементов И, выход которого вл етс информационным выходом устройства, вход задани адреса таблицы устройства подключен к информационному входу счетчика, выход которого подключен к адресному входу блока пам ти, информационный вход устройства подключен к первому входу блока

элементов ИЛИ, выход которого подключен к информационному входу второго регистра , выход которого подключен к второму информационному входу блока сравнени и к информационному входу блока пам ти, отличающеес тем, что, с целью повышени быстродействи , в него введены п ть элементов И, шесть элементов ИЛИ, блок формировани одиночных импульсов и п ть элементов задержки, причем вход пуска устройства подключен к входу записи счетчика, к первому входу первого элемента ИЛИ и к первому входу второго элемента ИЛИ, выход которого подключен к входу записи второго регистра, выход первого элемента ИЛИ подключен к входу первого элемента задё ржки, выход которого подключен к входу чтени блока пам ти и к входу установки в О триггера, пр мой выход которого подключен к первому входу первого элемента И и первому пр мому входу второго элемента И, инверсный выход триггера подключен к первому пр мому входу третьего элемента И и к первому входу четвертого элемента И, выход окончани обращени блока пам ти подключен к входу блока формировани одиночных импульсов, выход которого подключен к входу записи первого регистра и к входу второго элемента задержки, выход которого подключен к первому входу п того элемента И и к входу третьего элемента задержки, выход которого подключён к входу четвертого элемента задержки, к второму входу четвертого элемента Пик второму пр мому входу третьего элемента И, выход четвертого элемента задержки подключен к второму входу первого элемента И и к второму пр мому входу второго элемента И, выход старшего разр да дешифратора подключен к третьим входам первого и четвертого элементов И и к инверсным входам второго и третьего элементов И, выход первого регистра подключен к второму входу блока элементов ИЛИ, выход

Больше блока сравнени подключен к второму входу п того элемента И. выход которого подключен к входу установки в Т триггера, к первому входу третьего элемента ИЛИ и к входу п того элемента задержки, выход которого подключен к второму входу второго элемента ИЛИ и к первому входу четвертого элемента ИЛИ, выход третьего элемента ИЛИ подключен к входу записи блока пам ти, выход первого элемента И подключен к первому входу п того элемента ИЛИ и к второму входу третьего элемента ИЛИ, выход четвертого элемента И подключен к второму входу п того элемента ИЛЦ выход которого вл етс выходом окончани работы устройства, выход третьего эле- мента И подключен к первому входу шестого элемента ИЛИ и к первому входу четвертого элемента ИЛИ, выход которого подключен к суммирующему входу счетчика , выход второго элемента И подключен к второму входу шестого элемента ИЛИ, выход которого подключен к управл ющему входу блока элементов И и к второму входу первого элемента ИЛИ.