JPS5941336B2 - バツフアメモリ装置 - Google Patents
バツフアメモリ装置Info
- Publication number
- JPS5941336B2 JPS5941336B2 JP51086071A JP8607176A JPS5941336B2 JP S5941336 B2 JPS5941336 B2 JP S5941336B2 JP 51086071 A JP51086071 A JP 51086071A JP 8607176 A JP8607176 A JP 8607176A JP S5941336 B2 JPS5941336 B2 JP S5941336B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- clock
- data
- unit circuit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Information Transfer Systems (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明は時系列ディジタルデータの位相調整に使用する
に適したバッファメモリ装置の改良に関する。
に適したバッファメモリ装置の改良に関する。
ＰＣＭ通信方式等では、伝送路データと送受信装置内デ
ータとの位相同期のため、伝送路クロックで書き込みを
行ない、装置内クロックで読み出しを行なうバッファメ
モリ装置を必要とする。
ータとの位相同期のため、伝送路クロックで書き込みを
行ない、装置内クロックで読み出しを行なうバッファメ
モリ装置を必要とする。
本発明はこのためのバッファメモリで、従来のメモリ装
置より素子数が少なく、しかも同等の機能を有する装置
を提供することを目的とする。以下図面を用いてさらに
詳しく説明する。
置より素子数が少なく、しかも同等の機能を有する装置
を提供することを目的とする。以下図面を用いてさらに
詳しく説明する。
第１図は従来例の２ビットバッファメモリ装置の構成図
である。
である。
データ入力端子１にデータ入力が与えられると、書込番
地計数器６（Ｄ形フリップフロップ）が、入力クロック
を計数して選択されるアンドゲート９あるいはｑのいず
れかのトリガ−により、Ｄ形フリップフロップにより構
成された記憶素子１０、１０’のいずれかに、入力され
たデータの内容が書き込まれる。
地計数器６（Ｄ形フリップフロップ）が、入力クロック
を計数して選択されるアンドゲート９あるいはｑのいず
れかのトリガ−により、Ｄ形フリップフロップにより構
成された記憶素子１０、１０’のいずれかに、入力され
たデータの内容が書き込まれる。
一方読出番地計数器７は出力クロック端子４の出力クロ
ックを計数して、ナンドゲート１１あるいは１１’のい
ずれかのゲートに選択信号を与え、記憶素子１０あるい
は１０’に記憶されているデータを出力レジスタ１２に
より転送する。出力レジスタ１２の内容は出力端子２に
送出される。このように、従来例の装置では単位回路５
、５’が並列に配置され、それぞれの番地計数器出力に
より選択されるよう構成されている。
ックを計数して、ナンドゲート１１あるいは１１’のい
ずれかのゲートに選択信号を与え、記憶素子１０あるい
は１０’に記憶されているデータを出力レジスタ１２に
より転送する。出力レジスタ１２の内容は出力端子２に
送出される。このように、従来例の装置では単位回路５
、５’が並列に配置され、それぞれの番地計数器出力に
より選択されるよう構成されている。
第２図は本発明実施例のバッファメモリ装置構成図であ
る。
る。
第２図で、１はデータ入力端子、２はデータ出力端子、
３はクロツク入力端子、４はクロツク出力端子、５，５
′は単位回路である。
３はクロツク入力端子、４はクロツク出力端子、５，５
′は単位回路である。
この装置は第１図で説明した従来例装置と比べると、単
位回路５，５′が縦続接続されている点に特徴がある。
各単位回路５，５′には、Ｄ形フリツプフロツプによる
記憶素子５１，５３と、ＲＳフリツプフロツプによる記
憶素子５２，５４とを含む。一つの単位回路５は、Ｄ端
子がデータ入力に接続されＴ端子がクロツク入力に接続
されＱ端子がデータ出力に接続されたＤ型フリツプフロ
ツプと、Ｓ端子が上記クロツク入力に接続されＱ端子が
クロツク出力に接続されたＳＲフリツプフロツプとを含
む。
位回路５，５′が縦続接続されている点に特徴がある。
各単位回路５，５′には、Ｄ形フリツプフロツプによる
記憶素子５１，５３と、ＲＳフリツプフロツプによる記
憶素子５２，５４とを含む。一つの単位回路５は、Ｄ端
子がデータ入力に接続されＴ端子がクロツク入力に接続
されＱ端子がデータ出力に接続されたＤ型フリツプフロ
ツプと、Ｓ端子が上記クロツク入力に接続されＱ端子が
クロツク出力に接続されたＳＲフリツプフロツプとを含
む。
第２図の回路は説明の便宜のために２段構成であるが、
このような単位回路が複数個つぎのように縦続接続され
る。すなわち、一つの単位回路５の信号出力が次段の単
位回路５′の信号入力に接続され、この一つの単位回路
５のクロツク出力がアンドゲート５５を介して次段の単
位回路５′のクロツク入力に接続され、このアンドゲー
ト５５には上記次段の単位回路５′のクロツク出力の補
出力が接続され、この次段の単位回路テのクロツク入力
が前段の単位回路５のＳＲフリツプフロツプのＲ入力に
接続される。初段の単位回路５のデータ入力がデータ入
力端子１に接続され、上記初段のクロツク入力がクロツ
ク入力端子３に接続され、終段の単位回路５′のデータ
出力が出力レジスタ１２を介してデータ出力端子２に接
続され、終段の単位回路のクロツク出力がクロツク出力
端子４に接続される。いま第３図に示すように入カクロ
ツク列Ｔｌ，Ｔ２，Ｔ３，Ｔ４による入力データ列Ｋ，
Ｌ，Ｍ，Ｎが出力クロツク列Ｔ，ｔ・・・・・・・・Ｔ
４′による出力データ列Ｋ，・・・・・・・・・Ｎに並
べかえられる場合について、その動作を説明する。
このような単位回路が複数個つぎのように縦続接続され
る。すなわち、一つの単位回路５の信号出力が次段の単
位回路５′の信号入力に接続され、この一つの単位回路
５のクロツク出力がアンドゲート５５を介して次段の単
位回路５′のクロツク入力に接続され、このアンドゲー
ト５５には上記次段の単位回路５′のクロツク出力の補
出力が接続され、この次段の単位回路テのクロツク入力
が前段の単位回路５のＳＲフリツプフロツプのＲ入力に
接続される。初段の単位回路５のデータ入力がデータ入
力端子１に接続され、上記初段のクロツク入力がクロツ
ク入力端子３に接続され、終段の単位回路５′のデータ
出力が出力レジスタ１２を介してデータ出力端子２に接
続され、終段の単位回路のクロツク出力がクロツク出力
端子４に接続される。いま第３図に示すように入カクロ
ツク列Ｔｌ，Ｔ２，Ｔ３，Ｔ４による入力データ列Ｋ，
Ｌ，Ｍ，Ｎが出力クロツク列Ｔ，ｔ・・・・・・・・Ｔ
４′による出力データ列Ｋ，・・・・・・・・・Ｎに並
べかえられる場合について、その動作を説明する。
第３図のＡ，ｂ，・・・・・・・・・ｉは第２図に示す
対応する符号の点の波形図を示す。
対応する符号の点の波形図を示す。
入カクロツク端子３のクロツク列（第３図ｂ）の最初の
クロックパルスＴ１により入力データ端子１のデータ列
から、最初のデータ「Ｋ」は記憶素子５１に書き込まれ
る。これと同時に記憶素子５２には「１」が書き込まれ
ることになる。このとき記憶素子５４の内容は「０」で
あつて、アンドゲート５５の出力が送出され、このデー
タ「Ｋ」は記憶素子５３に転送され書き込まれる。さら
に記憶素子５４は反転して「１」に記憶素子５２は「Ｏ
］になる。つづいてデータ「Ｌ」が到来すると記憶素子
５１に書き込まれるが、記憶素子５３にすでに［Ｋ」が
記憶されているので、このデータが読み出されるまでデ
ータ「Ｌ」は記憶素子５３へは転送されない。かくして
入力データ「Ｋ」は記憶素子５３に、データ「Ｌ」は記
憶素子５１に書き込まれたことになる。次に出力クロツ
ク列１のクロツクパルスＴ１′によりデータ「Ｋ」が読
み出されると、データ「Ｌ」が記憶素子５１から５３に
転送される。この過程を説明すると、クロツクパルスＴ
／により記憶素子５３の内容「Ｋ」は出力レジスタ１２
に移されるとともに、記憶素子５４はりセツトされ記憶
素子５３は次のデータのために利用できる状態となる。
新たにデータ「Ｌ］が記憶素子５１より転送され、次の
読出クロツク１２に備えられる。このように、このバツ
フアメモリ装置では入力データが常に右ずめに記憶され
て、出力データが右はじから１個読み取られる度に、デ
ータが１単位回路右へシフトするように動作する。
クロックパルスＴ１により入力データ端子１のデータ列
から、最初のデータ「Ｋ」は記憶素子５１に書き込まれ
る。これと同時に記憶素子５２には「１」が書き込まれ
ることになる。このとき記憶素子５４の内容は「０」で
あつて、アンドゲート５５の出力が送出され、このデー
タ「Ｋ」は記憶素子５３に転送され書き込まれる。さら
に記憶素子５４は反転して「１」に記憶素子５２は「Ｏ
］になる。つづいてデータ「Ｌ」が到来すると記憶素子
５１に書き込まれるが、記憶素子５３にすでに［Ｋ」が
記憶されているので、このデータが読み出されるまでデ
ータ「Ｌ」は記憶素子５３へは転送されない。かくして
入力データ「Ｋ」は記憶素子５３に、データ「Ｌ」は記
憶素子５１に書き込まれたことになる。次に出力クロツ
ク列１のクロツクパルスＴ１′によりデータ「Ｋ」が読
み出されると、データ「Ｌ」が記憶素子５１から５３に
転送される。この過程を説明すると、クロツクパルスＴ
／により記憶素子５３の内容「Ｋ」は出力レジスタ１２
に移されるとともに、記憶素子５４はりセツトされ記憶
素子５３は次のデータのために利用できる状態となる。
新たにデータ「Ｌ］が記憶素子５１より転送され、次の
読出クロツク１２に備えられる。このように、このバツ
フアメモリ装置では入力データが常に右ずめに記憶され
て、出力データが右はじから１個読み取られる度に、デ
ータが１単位回路右へシフトするように動作する。
このとき、ＲＳ形フリツプフロツプによる記憶素子がデ
ータの記憶有無を示すことになる。次に、この回路の素
子数について述べると第２図に示す回路では、Ｄ形フリ
ツプフロツプ１個、ＲＳ形フリツプフロツプ１個、アン
ドゲート１個で構成される。
ータの記憶有無を示すことになる。次に、この回路の素
子数について述べると第２図に示す回路では、Ｄ形フリ
ツプフロツプ１個、ＲＳ形フリツプフロツプ１個、アン
ドゲート１個で構成される。
Ｄ形フリツプフロツプは５個のゲートで、ＲＳ形フリツ
プフロツプは２個のゲートでそれぞれ構成することがで
きるので、回路５６の部分についてけ第４図のように構
成することができる。従つて必要なゲートの敵は１単位
回路当り９個となり、ｎビツトの回路では９ｎ個のゲー
トで構成される。一方、第１図に示す従来のバッフアメ
モリ装置では単位記憶回路がアンドゲート１個、Ｄ形フ
リツプフロツプ１個、ナンドゲート１個すなわち、合計
ゲート７個により構成されるほか、２ｍビツト当りｍ個
のフリツプフロツプの番地計数器が２組必要である。こ
れをｎ−２〜６４について比較すると表のとおりとなる
。すなわち実用的に重要なｎが小さい範囲で、本発明に
よるバツフアメモリ装置によればゲート数が少なく経済
化されることを示している。その他、本バツフアメモリ
装置では、オーバフロ情報が入カクロツクと最初の単位
回路５の記憶素子５２の出力Ｑとを入力とするアンドゲ
ートで、またアンダフロ信号は出力クロツク最後の単位
記憶回路５の記憶素子５６の補出力Ｑとを入力とするア
ンドゲートで取り出すことができるので、オーバフロお
よびアンダフロ信号を容易に取り出すことのできる利点
がある。
プフロツプは２個のゲートでそれぞれ構成することがで
きるので、回路５６の部分についてけ第４図のように構
成することができる。従つて必要なゲートの敵は１単位
回路当り９個となり、ｎビツトの回路では９ｎ個のゲー
トで構成される。一方、第１図に示す従来のバッフアメ
モリ装置では単位記憶回路がアンドゲート１個、Ｄ形フ
リツプフロツプ１個、ナンドゲート１個すなわち、合計
ゲート７個により構成されるほか、２ｍビツト当りｍ個
のフリツプフロツプの番地計数器が２組必要である。こ
れをｎ−２〜６４について比較すると表のとおりとなる
。すなわち実用的に重要なｎが小さい範囲で、本発明に
よるバツフアメモリ装置によればゲート数が少なく経済
化されることを示している。その他、本バツフアメモリ
装置では、オーバフロ情報が入カクロツクと最初の単位
回路５の記憶素子５２の出力Ｑとを入力とするアンドゲ
ートで、またアンダフロ信号は出力クロツク最後の単位
記憶回路５の記憶素子５６の補出力Ｑとを入力とするア
ンドゲートで取り出すことができるので、オーバフロお
よびアンダフロ信号を容易に取り出すことのできる利点
がある。
第１図は従来例のバツフアメモリ装置の構成図。
第２図は本発明実施例のバツフアメモリ装置の構成図。
第３図は動作説明用の波形図。第４図はフリツプフロツ
プ回路をゲート回路で構成する場合の構成例を示す図。
１・・・・・・データ入力端子、２・・・・・・データ
出力端子、３・・・・・・クロツク入力端子、４・・・
・・・クロツク出力端子、５，５′・・・・・一単位回
路、６・・・・・・書込番地計数器、７・・・・・・読
出番地計数器、８・・・・・・反転回路、９，９′・・
・・・・アンドゲート、１０，１σ・・・・・・記憶素
子、１１，１１′・・・・・・ナンドゲート、１２・・
・・・・出力レジスタ。
第３図は動作説明用の波形図。第４図はフリツプフロツ
プ回路をゲート回路で構成する場合の構成例を示す図。
１・・・・・・データ入力端子、２・・・・・・データ
出力端子、３・・・・・・クロツク入力端子、４・・・
・・・クロツク出力端子、５，５′・・・・・一単位回
路、６・・・・・・書込番地計数器、７・・・・・・読
出番地計数器、８・・・・・・反転回路、９，９′・・
・・・・アンドゲート、１０，１σ・・・・・・記憶素
子、１１，１１′・・・・・・ナンドゲート、１２・・
・・・・出力レジスタ。
Claims (1)
- 【特許請求の範囲】 １ Ｄ端子がデータ入力に接続されＴ端子がクロック入
力に接続されＱ端子がデータ出力に接続されたＤ型フリ
ップフロップと、Ｓ端子が上記クロック入力に接続され
Ｑ端子がクロック出力に接続されたＳＲフリップフロッ
プとを含む単位回路を複数個備え、 この複数個の単位回路は、 一つの単位回路の信号出力が次段の単位回路の信号入力
に接続され、上記一つの単位回路のクロック出力がアン
ドゲートを介して次段の単位回路のクロック入力に接続
され、このアンドゲートには上記次段の単位回路のクロ
ック出力の補出力が接続され、上記次段の単位回路のク
ロック入力が上記一つの単位回路のＳＲフリップフロッ
プのＲ入力に接続されて縦続接続され、 上記複数の単位回路のうちの初段の単位回路のデータ入
力がデータ入力端子に接続され、上記初段のクロック入
力がクロック入力端子に接続され、上記複数の単位回路
のうちの最終段の単位回路のデータ出力が出力レジスタ
を介してデータ出力端子に接続され、上記最終段の単位
回路のクロック出力がクロック出力端子に接続されたこ
とを特徴とするバッファメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51086071A JPS5941336B2 (ja) | 1976-07-21 | 1976-07-21 | バツフアメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51086071A JPS5941336B2 (ja) | 1976-07-21 | 1976-07-21 | バツフアメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5312241A JPS5312241A (en) | 1978-02-03 |
| JPS5941336B2 true JPS5941336B2 (ja) | 1984-10-06 |
Family
ID=13876462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51086071A Expired JPS5941336B2 (ja) | 1976-07-21 | 1976-07-21 | バツフアメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5941336B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6222636U (ja) * | 1985-07-24 | 1987-02-10 | ||
| JPH0756554B2 (ja) * | 1985-08-13 | 1995-06-14 | 株式会社ニコン | チヤ−ジ装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57194653A (en) * | 1981-05-27 | 1982-11-30 | Nec Corp | Reproducing repeater |
| JPS60160461A (ja) * | 1984-02-01 | 1985-08-22 | Nec Corp | デ−タ転送制御回路 |
| JPH0746775B2 (ja) * | 1985-08-27 | 1995-05-17 | 沖電気工業株式会社 | 駆動回路 |
-
1976
- 1976-07-21 JP JP51086071A patent/JPS5941336B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6222636U (ja) * | 1985-07-24 | 1987-02-10 | ||
| JPH0756554B2 (ja) * | 1985-08-13 | 1995-06-14 | 株式会社ニコン | チヤ−ジ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5312241A (en) | 1978-02-03 |
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