JPS5941336B2 - バツフアメモリ装置 - Google Patents
バツフアメモリ装置Info
- Publication number
- JPS5941336B2 JPS5941336B2 JP51086071A JP8607176A JPS5941336B2 JP S5941336 B2 JPS5941336 B2 JP S5941336B2 JP 51086071 A JP51086071 A JP 51086071A JP 8607176 A JP8607176 A JP 8607176A JP S5941336 B2 JPS5941336 B2 JP S5941336B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- clock
- data
- unit circuit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Information Transfer Systems (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明は時系列ディジタルデータの位相調整に使用する
に適したバッファメモリ装置の改良に関する。
に適したバッファメモリ装置の改良に関する。
PCM通信方式等では、伝送路データと送受信装置内デ
ータとの位相同期のため、伝送路クロックで書き込みを
行ない、装置内クロックで読み出しを行なうバッファメ
モリ装置を必要とする。
ータとの位相同期のため、伝送路クロックで書き込みを
行ない、装置内クロックで読み出しを行なうバッファメ
モリ装置を必要とする。
本発明はこのためのバッファメモリで、従来のメモリ装
置より素子数が少なく、しかも同等の機能を有する装置
を提供することを目的とする。以下図面を用いてさらに
詳しく説明する。
置より素子数が少なく、しかも同等の機能を有する装置
を提供することを目的とする。以下図面を用いてさらに
詳しく説明する。
第1図は従来例の2ビットバッファメモリ装置の構成図
である。
である。
データ入力端子1にデータ入力が与えられると、書込番
地計数器6(D形フリップフロップ)が、入力クロック
を計数して選択されるアンドゲート9あるいはqのいず
れかのトリガ−により、D形フリップフロップにより構
成された記憶素子10、10’のいずれかに、入力され
たデータの内容が書き込まれる。
地計数器6(D形フリップフロップ)が、入力クロック
を計数して選択されるアンドゲート9あるいはqのいず
れかのトリガ−により、D形フリップフロップにより構
成された記憶素子10、10’のいずれかに、入力され
たデータの内容が書き込まれる。
一方読出番地計数器7は出力クロック端子4の出力クロ
ックを計数して、ナンドゲート11あるいは11’のい
ずれかのゲートに選択信号を与え、記憶素子10あるい
は10’に記憶されているデータを出力レジスタ12に
より転送する。出力レジスタ12の内容は出力端子2に
送出される。このように、従来例の装置では単位回路5
、5’が並列に配置され、それぞれの番地計数器出力に
より選択されるよう構成されている。
ックを計数して、ナンドゲート11あるいは11’のい
ずれかのゲートに選択信号を与え、記憶素子10あるい
は10’に記憶されているデータを出力レジスタ12に
より転送する。出力レジスタ12の内容は出力端子2に
送出される。このように、従来例の装置では単位回路5
、5’が並列に配置され、それぞれの番地計数器出力に
より選択されるよう構成されている。
第2図は本発明実施例のバッファメモリ装置構成図であ
る。
る。
第2図で、1はデータ入力端子、2はデータ出力端子、
3はクロツク入力端子、4はクロツク出力端子、5,5
′は単位回路である。
3はクロツク入力端子、4はクロツク出力端子、5,5
′は単位回路である。
この装置は第1図で説明した従来例装置と比べると、単
位回路5,5′が縦続接続されている点に特徴がある。
各単位回路5,5′には、D形フリツプフロツプによる
記憶素子51,53と、RSフリツプフロツプによる記
憶素子52,54とを含む。一つの単位回路5は、D端
子がデータ入力に接続されT端子がクロツク入力に接続
されQ端子がデータ出力に接続されたD型フリツプフロ
ツプと、S端子が上記クロツク入力に接続されQ端子が
クロツク出力に接続されたSRフリツプフロツプとを含
む。
位回路5,5′が縦続接続されている点に特徴がある。
各単位回路5,5′には、D形フリツプフロツプによる
記憶素子51,53と、RSフリツプフロツプによる記
憶素子52,54とを含む。一つの単位回路5は、D端
子がデータ入力に接続されT端子がクロツク入力に接続
されQ端子がデータ出力に接続されたD型フリツプフロ
ツプと、S端子が上記クロツク入力に接続されQ端子が
クロツク出力に接続されたSRフリツプフロツプとを含
む。
第2図の回路は説明の便宜のために2段構成であるが、
このような単位回路が複数個つぎのように縦続接続され
る。すなわち、一つの単位回路5の信号出力が次段の単
位回路5′の信号入力に接続され、この一つの単位回路
5のクロツク出力がアンドゲート55を介して次段の単
位回路5′のクロツク入力に接続され、このアンドゲー
ト55には上記次段の単位回路5′のクロツク出力の補
出力が接続され、この次段の単位回路テのクロツク入力
が前段の単位回路5のSRフリツプフロツプのR入力に
接続される。初段の単位回路5のデータ入力がデータ入
力端子1に接続され、上記初段のクロツク入力がクロツ
ク入力端子3に接続され、終段の単位回路5′のデータ
出力が出力レジスタ12を介してデータ出力端子2に接
続され、終段の単位回路のクロツク出力がクロツク出力
端子4に接続される。いま第3図に示すように入カクロ
ツク列Tl,T2,T3,T4による入力データ列K,
L,M,Nが出力クロツク列T,t・・・・・・・・T
4′による出力データ列K,・・・・・・・・・Nに並
べかえられる場合について、その動作を説明する。
このような単位回路が複数個つぎのように縦続接続され
る。すなわち、一つの単位回路5の信号出力が次段の単
位回路5′の信号入力に接続され、この一つの単位回路
5のクロツク出力がアンドゲート55を介して次段の単
位回路5′のクロツク入力に接続され、このアンドゲー
ト55には上記次段の単位回路5′のクロツク出力の補
出力が接続され、この次段の単位回路テのクロツク入力
が前段の単位回路5のSRフリツプフロツプのR入力に
接続される。初段の単位回路5のデータ入力がデータ入
力端子1に接続され、上記初段のクロツク入力がクロツ
ク入力端子3に接続され、終段の単位回路5′のデータ
出力が出力レジスタ12を介してデータ出力端子2に接
続され、終段の単位回路のクロツク出力がクロツク出力
端子4に接続される。いま第3図に示すように入カクロ
ツク列Tl,T2,T3,T4による入力データ列K,
L,M,Nが出力クロツク列T,t・・・・・・・・T
4′による出力データ列K,・・・・・・・・・Nに並
べかえられる場合について、その動作を説明する。
第3図のA,b,・・・・・・・・・iは第2図に示す
対応する符号の点の波形図を示す。
対応する符号の点の波形図を示す。
入カクロツク端子3のクロツク列(第3図b)の最初の
クロックパルスT1により入力データ端子1のデータ列
から、最初のデータ「K」は記憶素子51に書き込まれ
る。これと同時に記憶素子52には「1」が書き込まれ
ることになる。このとき記憶素子54の内容は「0」で
あつて、アンドゲート55の出力が送出され、このデー
タ「K」は記憶素子53に転送され書き込まれる。さら
に記憶素子54は反転して「1」に記憶素子52は「O
]になる。つづいてデータ「L」が到来すると記憶素子
51に書き込まれるが、記憶素子53にすでに[K」が
記憶されているので、このデータが読み出されるまでデ
ータ「L」は記憶素子53へは転送されない。かくして
入力データ「K」は記憶素子53に、データ「L」は記
憶素子51に書き込まれたことになる。次に出力クロツ
ク列1のクロツクパルスT1′によりデータ「K」が読
み出されると、データ「L」が記憶素子51から53に
転送される。この過程を説明すると、クロツクパルスT
/により記憶素子53の内容「K」は出力レジスタ12
に移されるとともに、記憶素子54はりセツトされ記憶
素子53は次のデータのために利用できる状態となる。
新たにデータ「L]が記憶素子51より転送され、次の
読出クロツク12に備えられる。このように、このバツ
フアメモリ装置では入力データが常に右ずめに記憶され
て、出力データが右はじから1個読み取られる度に、デ
ータが1単位回路右へシフトするように動作する。
クロックパルスT1により入力データ端子1のデータ列
から、最初のデータ「K」は記憶素子51に書き込まれ
る。これと同時に記憶素子52には「1」が書き込まれ
ることになる。このとき記憶素子54の内容は「0」で
あつて、アンドゲート55の出力が送出され、このデー
タ「K」は記憶素子53に転送され書き込まれる。さら
に記憶素子54は反転して「1」に記憶素子52は「O
]になる。つづいてデータ「L」が到来すると記憶素子
51に書き込まれるが、記憶素子53にすでに[K」が
記憶されているので、このデータが読み出されるまでデ
ータ「L」は記憶素子53へは転送されない。かくして
入力データ「K」は記憶素子53に、データ「L」は記
憶素子51に書き込まれたことになる。次に出力クロツ
ク列1のクロツクパルスT1′によりデータ「K」が読
み出されると、データ「L」が記憶素子51から53に
転送される。この過程を説明すると、クロツクパルスT
/により記憶素子53の内容「K」は出力レジスタ12
に移されるとともに、記憶素子54はりセツトされ記憶
素子53は次のデータのために利用できる状態となる。
新たにデータ「L]が記憶素子51より転送され、次の
読出クロツク12に備えられる。このように、このバツ
フアメモリ装置では入力データが常に右ずめに記憶され
て、出力データが右はじから1個読み取られる度に、デ
ータが1単位回路右へシフトするように動作する。
このとき、RS形フリツプフロツプによる記憶素子がデ
ータの記憶有無を示すことになる。次に、この回路の素
子数について述べると第2図に示す回路では、D形フリ
ツプフロツプ1個、RS形フリツプフロツプ1個、アン
ドゲート1個で構成される。
ータの記憶有無を示すことになる。次に、この回路の素
子数について述べると第2図に示す回路では、D形フリ
ツプフロツプ1個、RS形フリツプフロツプ1個、アン
ドゲート1個で構成される。
D形フリツプフロツプは5個のゲートで、RS形フリツ
プフロツプは2個のゲートでそれぞれ構成することがで
きるので、回路56の部分についてけ第4図のように構
成することができる。従つて必要なゲートの敵は1単位
回路当り9個となり、nビツトの回路では9n個のゲー
トで構成される。一方、第1図に示す従来のバッフアメ
モリ装置では単位記憶回路がアンドゲート1個、D形フ
リツプフロツプ1個、ナンドゲート1個すなわち、合計
ゲート7個により構成されるほか、2mビツト当りm個
のフリツプフロツプの番地計数器が2組必要である。こ
れをn−2〜64について比較すると表のとおりとなる
。すなわち実用的に重要なnが小さい範囲で、本発明に
よるバツフアメモリ装置によればゲート数が少なく経済
化されることを示している。その他、本バツフアメモリ
装置では、オーバフロ情報が入カクロツクと最初の単位
回路5の記憶素子52の出力Qとを入力とするアンドゲ
ートで、またアンダフロ信号は出力クロツク最後の単位
記憶回路5の記憶素子56の補出力Qとを入力とするア
ンドゲートで取り出すことができるので、オーバフロお
よびアンダフロ信号を容易に取り出すことのできる利点
がある。
プフロツプは2個のゲートでそれぞれ構成することがで
きるので、回路56の部分についてけ第4図のように構
成することができる。従つて必要なゲートの敵は1単位
回路当り9個となり、nビツトの回路では9n個のゲー
トで構成される。一方、第1図に示す従来のバッフアメ
モリ装置では単位記憶回路がアンドゲート1個、D形フ
リツプフロツプ1個、ナンドゲート1個すなわち、合計
ゲート7個により構成されるほか、2mビツト当りm個
のフリツプフロツプの番地計数器が2組必要である。こ
れをn−2〜64について比較すると表のとおりとなる
。すなわち実用的に重要なnが小さい範囲で、本発明に
よるバツフアメモリ装置によればゲート数が少なく経済
化されることを示している。その他、本バツフアメモリ
装置では、オーバフロ情報が入カクロツクと最初の単位
回路5の記憶素子52の出力Qとを入力とするアンドゲ
ートで、またアンダフロ信号は出力クロツク最後の単位
記憶回路5の記憶素子56の補出力Qとを入力とするア
ンドゲートで取り出すことができるので、オーバフロお
よびアンダフロ信号を容易に取り出すことのできる利点
がある。
第1図は従来例のバツフアメモリ装置の構成図。
第2図は本発明実施例のバツフアメモリ装置の構成図。
第3図は動作説明用の波形図。第4図はフリツプフロツ
プ回路をゲート回路で構成する場合の構成例を示す図。
1・・・・・・データ入力端子、2・・・・・・データ
出力端子、3・・・・・・クロツク入力端子、4・・・
・・・クロツク出力端子、5,5′・・・・・一単位回
路、6・・・・・・書込番地計数器、7・・・・・・読
出番地計数器、8・・・・・・反転回路、9,9′・・
・・・・アンドゲート、10,1σ・・・・・・記憶素
子、11,11′・・・・・・ナンドゲート、12・・
・・・・出力レジスタ。
第3図は動作説明用の波形図。第4図はフリツプフロツ
プ回路をゲート回路で構成する場合の構成例を示す図。
1・・・・・・データ入力端子、2・・・・・・データ
出力端子、3・・・・・・クロツク入力端子、4・・・
・・・クロツク出力端子、5,5′・・・・・一単位回
路、6・・・・・・書込番地計数器、7・・・・・・読
出番地計数器、8・・・・・・反転回路、9,9′・・
・・・・アンドゲート、10,1σ・・・・・・記憶素
子、11,11′・・・・・・ナンドゲート、12・・
・・・・出力レジスタ。
Claims (1)
- 【特許請求の範囲】 1 D端子がデータ入力に接続されT端子がクロック入
力に接続されQ端子がデータ出力に接続されたD型フリ
ップフロップと、S端子が上記クロック入力に接続され
Q端子がクロック出力に接続されたSRフリップフロッ
プとを含む単位回路を複数個備え、 この複数個の単位回路は、 一つの単位回路の信号出力が次段の単位回路の信号入力
に接続され、上記一つの単位回路のクロック出力がアン
ドゲートを介して次段の単位回路のクロック入力に接続
され、このアンドゲートには上記次段の単位回路のクロ
ック出力の補出力が接続され、上記次段の単位回路のク
ロック入力が上記一つの単位回路のSRフリップフロッ
プのR入力に接続されて縦続接続され、 上記複数の単位回路のうちの初段の単位回路のデータ入
力がデータ入力端子に接続され、上記初段のクロック入
力がクロック入力端子に接続され、上記複数の単位回路
のうちの最終段の単位回路のデータ出力が出力レジスタ
を介してデータ出力端子に接続され、上記最終段の単位
回路のクロック出力がクロック出力端子に接続されたこ
とを特徴とするバッファメモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP51086071A JPS5941336B2 (ja) | 1976-07-21 | 1976-07-21 | バツフアメモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP51086071A JPS5941336B2 (ja) | 1976-07-21 | 1976-07-21 | バツフアメモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5312241A JPS5312241A (en) | 1978-02-03 |
JPS5941336B2 true JPS5941336B2 (ja) | 1984-10-06 |
Family
ID=13876462
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP51086071A Expired JPS5941336B2 (ja) | 1976-07-21 | 1976-07-21 | バツフアメモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5941336B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6222636U (ja) * | 1985-07-24 | 1987-02-10 | ||
JPH0756554B2 (ja) * | 1985-08-13 | 1995-06-14 | 株式会社ニコン | チヤ−ジ装置 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57194653A (en) * | 1981-05-27 | 1982-11-30 | Nec Corp | Reproducing repeater |
JPS60160461A (ja) * | 1984-02-01 | 1985-08-22 | Nec Corp | デ−タ転送制御回路 |
JPH0746775B2 (ja) * | 1985-08-27 | 1995-05-17 | 沖電気工業株式会社 | 駆動回路 |
-
1976
- 1976-07-21 JP JP51086071A patent/JPS5941336B2/ja not_active Expired
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6222636U (ja) * | 1985-07-24 | 1987-02-10 | ||
JPH0756554B2 (ja) * | 1985-08-13 | 1995-06-14 | 株式会社ニコン | チヤ−ジ装置 |
Also Published As
Publication number | Publication date |
---|---|
JPS5312241A (en) | 1978-02-03 |
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