SU1547057A2 - Делитель частоты с переменным коэффициентом делени - Google Patents
Делитель частоты с переменным коэффициентом делени Download PDFInfo
- Publication number
- SU1547057A2 SU1547057A2 SU884424492A SU4424492A SU1547057A2 SU 1547057 A2 SU1547057 A2 SU 1547057A2 SU 884424492 A SU884424492 A SU 884424492A SU 4424492 A SU4424492 A SU 4424492A SU 1547057 A2 SU1547057 A2 SU 1547057A2
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- input
- trigger
- bus
- pulses
- Prior art date
Links
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
Изобретение относитс к импульсной технике и может использоватьс в устройствах автоматики и вычислительной техники, в синтезаторах частот. Цель изобретени - уменьшение побочных составл ющих в спектре выходного сигнала - достигаетс введением элемента 9 совпадени и триггера 8 с организацией новых функциональных св зей и выполнением увеличенным на один разр д сдвигового регистра 7. устройство также содержит счетчик 1 импульсов, дешифратор 2, формирователь 3 импульсов, элементы 4 и 5 совпадени , триггер 6, входную и выходную шины 10 и 12 и шину 11 кода управлени коэффициентом делени . Выходной сигнал устройства при четных и нечетных коэффициентах делени имеет скважность, равную двум. 1 ил.
Description
12
%
О СЛ
sl
Изобретение относитс к импульсной технике и может быть использовано в устройствах автоматики и вычислительной техники, а также в синтезаторах частот.
Цель изобретени - уменьшение побочных составл ющих в спектре выходного сигнала.
На чертеже изображена электричес- Ка структурна схема делител частоты с переменным коэффициентом делени .
Делитель частоты с переменным коэффициентом делени содержит п- разр дный счетчик 1 импульсов, выходы которого поразр дно соединены с Первой группой входов дешифратора 2, фыход которого через формирователь 3 импульсов соединен с первыми входами Первого и второго 5 элементов совпадени (типа И) и со счетным входом первого триггера 6, пр мой выход которого соединен со вторым входом первого элемента совпадени , выход кото- рого соединен со входом сброса п- разр дного счетчика 1 импульсов, со йходом Сдвиг влево, (п-М)-разр дного сдвигового регистра 7 и со входом сброса второго триггера 8, вход Запуска которого соединен со входом Сдвиг вправо (п+1)-разр дного сдвигового регистра 7 и с выходом второго Элемента 5 совпадени , второй вход Которого соединен с инверсным выходом первого триггера 6, третий вход - и выходом третьего элемента 9.совпадени (типа И-НЕ), первый вход которого соединен с входной шиной 10 и Со счетным входом n-разр дного счет- чика 1 импульсов, второй вход - с йыходом младшего разр да (п+1)-разр дного сдвигового регистра 7, выходы Старших разр дов которого соединены поразр дно со второй группой входов дешифратора 2, информационные входы п младших разр дов и вход записи - С шиной 11 кода управлени коэффициентом делени , выходна шина 12 соединена с выходом второго триггера 8.
Делитель частоты с переменным коэффициентом делени работает следующим образом.
Максимальное значение коэффициента Кмик делени делител определ етс емкостью счетчика 1.
В п младших разр дов регистра 7 Гю шине 11 записываетс код заданно
5 0 5 0 „ 5
5
0
5
го коэффициента К делени . При этом на вторую группу входов дешифратора 2 поступает код числа К, сдвинутый на один разр д в сторону младших разр дов , т.е. код числа 0,5К при четных К или код числа 0,5(К-1) при нечетных К. При сдвиге содержимого регистра 7 на один разр д вправо на вторую группу входов дешифратора 2 поступает код полного коэффициента К делени .
На выходе дешифратора 2 формируютс сигналы высокого уровн в моменты совпадени кодов, поступающих на его первую и вторую группы входов.
Формирователь 3 расшир ет импульсы , поступающие с выхода дешифратора 2, на величину, достаточную дл надежного управлени работой регистра 7 и сброса счетчика 1.
Элемент k обеспечивает задержку в прохождении импульсов с выхода формировател 3 на вход запуска триггера 8 на величину, равную длительности импульсов на шине 10, при делении на нечетные коэффициенты.
Триггер 6 и элементы Ь и 5 образуют электронный коммутатор, рас- предел ющий импульсы с выхода формировател 3 на соответствующие входы триггера 8, регистра 7 и счетчика 1.
В исходном состо нии, которое устанавливаетс перед каждым циклом работы делител , счетчик 1 и триггеры 6 и 8 установлены в нулевые состо ни (цепи установки на схеме не показаны). Сигнал низкого уровн с пр мого вцхо- да триггера 6 поступает на второй вход элемента А, удержива его в закрытом состо нии. Сигнал высокого уровн с инверсного выхода триггера 6 поступает на второй вход элемента 5, разреша прохождение через него выходного сигнала формировател 3.
Перед началом работы делител в регистр 7 записываетс код заданного коэффициента К делени . Если число К вл етс четным, то в младшем разр де регистра 7 записан нуль. На выходе элемента 9 при этом посто нно присутствует сигнал высокого уровн , который не преп тствует прохождению через элемент 5 сигналов с выхода формировател 3 на вход запуска триггера 8. Если число К вл етс нече т- ным, то в младшем разр де регистра 7 записана 1. Высокий уровень на вы
ходе элемента У, разрешающий прохождение сигналов с выхода формировател 3 через элемент 5, по вл етс в этом случае только в паузах между входными импульсами на шине 10.
При делении на четные коэффициент делитель работает следующим образом.
С приходом 0,5К-го входного импулса на выходе дешифратора 2 по вл етс сигнал высокого уровн , который через формирователь 3 и элемент 5 поступает на вход запуска триггера 8 и на вход Сдвиг вправо регистра 7. Триггер 8 при этом переходит в еди ничное состо ние, в результате чего на шине 12 начинает формироватьс вы ходной импульс, а содержимое регистр
7сдвигаетс на один разр д вправо. При этом уровень на выходе дешифратора 2 измен етс на низкий. Через некоторое врем , определ емое параметрами формировател 3, уровень на его выходе также становитс низким.
8момент окончани выходного импульса формировател 3 триггер 6 переходит в единичное состо ние. При этом элемент 4 открываетс , а элемент 5 закрываетс .
С приходом К-го входного импульса на выходе дешифратора 2 вновь по вл етс сигнал высокого уровн , который через формирователь 3 и элемент k поступает на вход сброса триггера 8, на вход сброса сметчика 1 и на вход Сдвиг влево, регистра 7. Триггер 8 при этом переходит в нулевое состоние , в результате чего заканчиваетс формирование импульса на шине 12. Триггеры счетчика 1 также переход т в нулевые состо ни , а содержимое регистра 7 сдвигаетс на один разр д влево. Уровень на выходе дешифратора 2 становитс низким. Через некоторое врем становитс низким и уровень на выходе формировател 3, в результате чего триггер 6 переходит в нулевое состо ние, закрыва элемент А и открыва элемент 5.
В дальнейшем циклы работы делител повтор ютс .
При делении на нечетные коэффициенты делитель работает следующим образом .
С приходом 0,5(К-1)-го входного импульса на выходе дешифратора 2 по вл етс сигнал высокого уровн , который через формирователь 3 поступает на первый вход элемента 5.
ю
20
25
ы
ь- г а
30
35
40
45
50
55
В момент окончани 0,5(К-1)-го входного импульса на выходе элемента 9 по вл етс сигнал высокого уровн , в результате чего на выходе элемента 5 также по вл етс сигнал высокого уровн . При этом триггер 8 переходит в единичное состо ние, в ре- . зультате чего осуществл етс сдвиг содержимого регистра 7 на один разр д вправо, а уровень на выходе дешифратора 2 становитс низким. В момент окончани выходного импульса формировател 3 триггер 6 переходит в единичное состо ние, открыва элемент k и закрыва элемент 5.
С приходом К-го входного импульса срабатывает дешифратор 2 и на выходе формировател 3 по вл етс сигнал высокого уровн , в результате чего триггер 8 переключаетс в нулевое состо ние, счетчик 1 устанавливаетс в состо ние нул и осуществл етс сдвиг содержимого регистра 7 на один разр д влево. В момент окончани выходного импульса формировател 3 триггер 6 переходит в нулевое состо ние , закрыва элемент А и открыва элемент 5.
В дальнейшем циклы работы делител повтор ютс .
Claims (1)
- Таким образом, на выходе триггера 8 формируютс симметричные выходные импульсы даже при нечетном коэффициенте делени (при условии, что скважность входных импульсов на шине 10 равна двум), а на выходах дешифратора 2 и формировател 3 - импульсы удвоенной частоты (по отношению к импульсам на шине 12). Формула изобретени Делитель частоты с переменным ко эффициентом делени по авт.св. N° 1307587, отличающийс тем, что, с целью уменьшени побочных составл ющих в спектре выходного сигнала, в него введены третий элемент совпадени и триггер, вход сброса которого соединен с выходом первого элемента совпадени , вход запуска - с выходом второго элемента совпадени , третий вход которого соединен с выходом третьего элемента совпадени , первый и второй входы которого соединены соответственно с входной шиной и с выходом младшего разр да сдвигового регистра, который выполнен увеличенным на один разр д.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884424492A SU1547057A2 (ru) | 1988-05-12 | 1988-05-12 | Делитель частоты с переменным коэффициентом делени |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884424492A SU1547057A2 (ru) | 1988-05-12 | 1988-05-12 | Делитель частоты с переменным коэффициентом делени |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1307587 Addition |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1547057A2 true SU1547057A2 (ru) | 1990-02-28 |
Family
ID=21374615
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU884424492A SU1547057A2 (ru) | 1988-05-12 | 1988-05-12 | Делитель частоты с переменным коэффициентом делени |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1547057A2 (ru) |
-
1988
- 1988-05-12 SU SU884424492A patent/SU1547057A2/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1307587, кл, Н 03 К 23/66, О С 19 fi С * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1547057A2 (ru) | Делитель частоты с переменным коэффициентом делени | |
US4149258A (en) | Digital filter system having filters synchronized by the same clock signal | |
SU1103352A1 (ru) | Устройство дл формировани серий импульсов | |
SU1596453A1 (ru) | Делитель частоты следовани импульсов | |
SU1182667A1 (ru) | Делитель частоты с переменным коэффициентом делени | |
SU894862A1 (ru) | Формирователь многофазного сигнала | |
SU690609A1 (ru) | Цифровой умножитель частоты | |
SU1478323A1 (ru) | Управл емый делитель частоты следовани импульсов | |
SU452827A1 (ru) | Устройство дл сравнени двоичных чисел | |
SU1591010A1 (ru) | Цифровой интегратор | |
SU1666970A1 (ru) | Дискретное фазосдвигающее устройство | |
SU1056467A1 (ru) | Делитель частоты следовани импульсов с переменным коэффициентом делени | |
SU1619396A1 (ru) | Делитель частоты следовани импульсов | |
SU1652986A1 (ru) | Устройство дл селекции признаков при распознавании образов | |
SU1131034A2 (ru) | Цифровой некогерентный дискриминатор задержки псевдослучайного радиосигнала | |
SU659976A1 (ru) | Цифровой измеритель частоты | |
SU1647903A2 (ru) | Преобразователь кода в период повторени импульсов | |
SU1160563A1 (ru) | Устройство для счета импульсов | |
SU1008893A1 (ru) | Генератор последовательностей импульсов | |
SU702493A1 (ru) | Устройство дл формировани пачек импульсов | |
SU1019600A1 (ru) | Устройство дл формировани импульсных последовательностей | |
SU1624687A1 (ru) | Делитель частоты следовани импульсов | |
RU1829111C (ru) | Устройство дл умножени частоты | |
SU951402A1 (ru) | Устройство дл сдвига информации | |
SU1270887A1 (ru) | Формирователь разностной частоты импульсных последовательностей |