SU1541607A1 - Device for revealing batch errors - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и может быть использовано в запоминающих устройствах с последовательным доступом повышенного быстродействи  дл  обнаружени  пакетных ошибок. Цель изобретени  - повышение быстродействи  устройства. Устройство дл  обнаружени  пакетных ошибок содержит преобразователь 1 кодов, блок 2 синхронизации, блок 3 формировани  типа ошибки, блок 4 сравнени , счетчик 5, вычислитель 6 адреса пакета ошибки, регистр 7 и дешифратор 8. 4 ил.The invention relates to the field of computer technology and can be used in high-speed sequential access memory devices for detecting packet errors. The purpose of the invention is to increase the speed of the device. The device for detecting packet errors contains a code converter 1, a synchronization unit 2, an error type generating unit 3, a comparison unit 4, a counter 5, an error packet address calculator 6, a register 7 and a decoder 8. 4 Il.

Description

Фиг.11

Изобретение относитс  к вычислительной технике и может быть использовано в запоминающих устройствах с последовательным доступом повышенно- го быстродействи  дл  обнаружени  пакетных ошибок.The invention relates to computing and can be used in memory devices with sequential accessibility of increased speed for detecting packet errors.

Цель изобретени  - повышение быстродействи  устройства.The purpose of the invention is to increase the speed of the device.

На фиг. 1 изображена функциональ- на  схема устройства; на фиг. 2 - функциональна  схема блока синхронизации; на фиг. 3 - функциональна  схема блока формировани  типа ошибки; на фиг. 4 - функциональна  схема преобразовани  кодов.FIG. 1 shows a functional scheme of the device; in fig. 2 - functional block diagram; in fig. 3 is a functional diagram of an error type shaping unit; in fig. 4 is a functional code conversion scheme.

Устройство дл  обнаружени  пакетных ошибок (фиг. 1) содержит преобразователь 1 кодов, блок 2 синхронизации , блок 3 формировани  типа ошибки, блок 4 сравнени , счетчик 5, вычислитель 6 адреса пакета ошибки, регистр 7 и дешифратор 8.The device for detecting packet errors (Fig. 1) contains a code converter 1, a synchronization unit 2, an error type generation unit 3, a comparison unit 4, a counter 5, an error packet address calculator 6, a register 7 and a decoder 8.

Кроме того, устройство имеет информационный вход 9, вход 10 выбора режима, вход 11 начальной установки и вход 12 синхронизации, информационные выходы 13-16 и управл ющие выходы 17-19.In addition, the device has information input 9, mode selection input 10, setup initial input 11 and synchronization input 12, information outputs 13-16 and control outputs 17-19.

Блок синхронизации (фиг. 2) содер- жит счетчик 20, дешифратор 21, элементы И 22 к .23, НЕ 24 и ИЛИ 25.The synchronization unit (Fig. 2) contains a counter 20, a decoder 21, elements AND 22 c. 23, NOT 24 and OR 25.

Блок формировани  типа ошибки (фиг. 3) содержит элементы ШШ-НЕ 26, ИЛИ 27, НЕ 28, И 29 и 30 и триггеры 31 и 32.The error type shaping unit (FIG. 3) contains elements SHS-HE 26, OR 27, HE 28, AND 29 and 30, and triggers 31 and 32.

Преобразователь кодов (фиг. 4) содержит элементы НЕ 33 и 34, И-ИЛИ 35, И 36, сумматоры 37-41 по модулю два и триггеры 42-58.Converter codes (Fig. 4) contains the elements NOT 33 and 34, AND-OR 35, and 36, adders 37-41 modulo two and triggers 42-58.

Устройство работает следующим образом .The device works as follows.

Перед приемом информации при кодировании и декодировании по входу начальной установки 11 происходит обнуление триггеров 43-58 преобразовател  1 кода, блока 2 синхронизации, блока 3 формировани  тина ошибки, счетчика 5, регистра 7.Before receiving information during encoding and decoding, the triggers 43-58 of the converter 1, the synchronization unit 2, the error shaping unit 3, the counter 5, the register 7 are zeroed at the input of the initial setup 11.

В качестве примера приведена структура преобразовател  кода, реализующего кодирование/декодирование информации на основе кода Файра, задаваемого полиномом Р(х((хм + 1) (х5+ха+1) . Этот код позвол ет обнаруживать 4-разр дные пакеты ошибок. Длина кода п 341 бит, количество проверочных разр дов 16. Количество триггеров соответствует количеству проверочных раз-As an example, the structure of a code converter that implements information coding / decoding based on the Fire code specified by the polynomial P (x ((xm + 1) (x5 + xa + 1). This code allows to detect 4-bit error packets. Length code n 341 bits, the number of test bits 16. The number of triggers corresponds to the number of test bits

Q 5 Q 5

0 0

5 five

00

5five

00

5five

00

5five

р дов, сумматоры 37-41 располагаютс  после тех триггеров, которые соответствуют ненулевым степен м х в полиноме . Перва , втора  и четверта  части преобразовател  кода выполн ют функции индикатора ошибки, треть  - триггеры 50-49 - предназначена дл  хранени  пакета ошибки после его обнаружени .rows, adders 37-41 are located after those triggers that correspond to non-zero powers of x in the polynomial. The first, second, and fourth parts of the code converter function as an error indicator, and a third, triggers 50-49, is designed to store an error packet after it is detected.

При кодировании информаци  по входу 9 поступает в преобразователь 1 кода, который осуществл ет формирование избыточных разр дов кода путем делени  принимаемой информации на полином Р(х). Кодирование сопровождаетс  подачей тактовых импульсов от блока 2. Впервые 341-16 325 тактов сдвиг информации в преобразователе 1 кода происходит при замкнутой обратной св зи. По окончании приема информации сигнал со счетчика 20 через дешифратор 21 закрывает элемент И-ШШ 32, обратна  св зь размыкаетс , и полученные контрольные разр ды по выходу 15 устройства сдвигаютс  и передаютс  на внешний накопитель. Через 341 такт работа устройства прекращаетс , поскольку элемент И 22 закрыт сигналом с второго выхода дешифратора 21.When encoding, information on input 9 enters the code converter 1, which generates redundant code bits by dividing the received information by the polynomial P (x). The coding is accompanied by the delivery of clock pulses from block 2. For the first time, 341-16 325 clocks, information shift in code converter 1 occurs with closed-loop feedback. At the end of the reception of information, the signal from counter 20 through decoder 21 closes element I-III 32, the feedback opens, and the resulting check digits at output 15 of the device are shifted and transmitted to an external drive. After 341 clock cycles, the operation of the device is stopped, since AND 22 is closed by a signal from the second output of the decoder 21.

При декодировании информаци  поступает в преобразователь 1 кода, где снова производитс  деление на порождающий полином. После того, как прин ты все 341 разр дов, блок 3 фор мировани  типа ошибки производит анализ содержимого триггеров 43-50. Если все триггеры в нуле, на выходе триггера 32 О, что означает, что ошибки нет. Если хот  бы один из триН геров 43-58 в 1, триггер 32 устанавливаетс  в 1, т.е. в прин той информации содержитс  ошибка.When decoding, the information enters the code converter 1, where the division by the generator polynomial is performed again. After all 341 bits have been received, block 3, forming an error type, analyzes the contents of the triggers 43-50. If all the triggers are at zero, the output of the trigger is 32 O, which means that there is no error. If at least one of the ThirNs 43-58 is 1, the trigger 32 is set to 1, i.e. The received information contains an error.

Но сигналу с триггера 32 содержимое триггеров 54-58 по выходам d записываетс  в регистр 7, сдвиг информации в преобразователе 1 кода продолжаетс  подачей тактовых импульсов через элемент И 23.But to the signal from flip-flop 32, the contents of flip-flops 54-58 at outputs d are recorded in register 7, the information shift in converter 1 of the code is continued by applying clock pulses through AND 23.

С момента получени  сигнала об ошибке идет подсчет тактовых импульсов в счетчике 5. Это продолжаетс  до тех пор, пока блок 4 сравнени  выработает сигнал совпадени  содержимого триггеров 43-47 и 54-58, а элемента ИЛИ-НЕ 26 зафиксирует нулевое содержимое триггеров 48 и 49 (это означает , что ошибка зафиксирована). Если этого не произойдет за 11 тактов (), с дешифратора 8 по выходу 19 будет передан сигнал наличи  некорректирующей ошибки.From the moment of receiving the error signal, clock counts are counted in the counter 5. This continues until the comparison unit 4 generates a match signal for the contents of the flip-flops 43-47 and 54-58, and the NO-H element 26 detects the zero contents of the triggers 48 and 49 (this means that the error is fixed). If this does not happen within 11 clock cycles (), a signal of the presence of a non-adjusting error will be transmitted from decoder 8 to output 19.

Если ошибка зафиксирована, на выходе триггера 31 устанавливаетс  1. По этому сигналу прекращаетс  подсчет импульсов в счетчике 5 и сдвиг информации в преобразователе 1 кода. Содержимое счетчика 5 передаетс  по выходам 14, оно определ ет номер первого ошибочного разр да в секторе j и составл ет первую группу адресных входов вычислител  6, реализованного на основе посто нного ЗУ. Триггеры 50-53 содержат пакет Ь(х), который передаетс  по выходам 16 устройства. Выходы регистра данных 7 содержат синдром ошибки S(x). На выходе вычислител  6 формируетс  номер сектора, содержащего пакет ошибки, представл ющий собой результат умножени  S(x)(x) , где (х) их есть полиномы, обратные Ь(х) и х, т.е. Ь(х) (х)1, по модулюIf the error is fixed, the output of the trigger 31 is set to 1. By this signal, the counting of pulses in the counter 5 and the shift of information in the converter 1 of the code stops. The contents of the counter 5 are transmitted through the outputs 14, it determines the number of the first erroneous bit in sector j and constitutes the first group of address inputs of the calculator 6, implemented on the basis of a constant memory. The triggers 50-53 contain a packet b (x), which is transmitted on the outputs 16 of the device. The outputs of data register 7 contain the error syndrome S (x). At the output of calculator 6, the number of the sector containing the error packet is formed, which is the result of the multiplication S (x) (x), where (x) are polynomials, the inverse of b (x) and x, i.e. B (x) (x) 1, modulo

+Х2+1.+ X2 + 1.

х +x +

Таким образом, обнаружение пакета ошибки и его положени  происходит за (с-1)-й такт работы регистра сдвига плюс врем  обращени  к ПЗУ.Thus, the detection of an error packet and its position occurs in (s-1) th cycle of the shift register plus the access time to the ROM.

Claims (1)

Формула изобретени Invention Formula Устройство дл  обнаружени  пакетных ошибок, содержащее преобразователь кодов, первый вход которого  вл етс  первым информационным входом устройства , блок сравнени , первые выходы преобразовател  кодов соединены с первыми входами блока сравнени ,A device for detecting packet errors, comprising a code converter, the first input of which is the first information input of the device, a comparison unit, the first outputs of the code converter are connected to the first inputs of the comparison unit, вторые выходы преобразовател  кодов соединены с первыми входами вычисли-the second outputs of the code converter are connected to the first inputs of the computational ,тел  адреса пакета ошибки, выходы которого  вл ютс  первыми информационными выходами устройства, первый вход счетчика  вл етс  входом начальной установки устройства, выход счетчика - вторым информационным выходом устройства, отличающеес  тем, что, с целью повышени  быстро-The bodies of the error packet address, the outputs of which are the first information outputs of the device, the first input of the counter is the input of the initial installation of the device, the output of the counter — the second information output of the device, characterized in that, in order to increase the speed 00 5five 00 5five 00 5five 00 5five 00 действи  устройства, в него введены блок синхронизации, регистр, дешифратор и блок формировани  типа ошибки , первый и второй выходы блока синхронизации соединены соответственно с вторым входом счетчика и первым входом блока формировани  типа ошибки , первый и второй выходы которого соответственно со единены с вторым входом блока сравнени  и с первыми входами блока синхронизации и регистра и с вторыми входами блока синхронизации и вычислител  адреса пакета ошибки и  вл ютс  первым и вторым управл ющими выходами устройства соответственно , третьи выходы преобразовател  кодов соединены с вторыми входами блока формировани  типа ошибки и регистра и с третьими входами блока сравнени , выход которого соединен с третьими входами блока формировани  типа ошибки, четвертые и п тые входы которого подключены соответственно к первым и вторым выходам преобразовател  кодов, четвертые выходы которого соединены с шестыми входами блока формировани  типа ошибки , выходы регистра соединены с третьими входами вычислител  адреса пакета ошибки, четвертые входы которого и входы дешифратора подключены к выходам счетчика, третий и четвертый выходы блока синхронизации соединены соответственно с вторым и третьим входами преобразовател  кодов, четвертый вход которого  вл етс  входом выбора режима устройства, п тый вход преобразовател  кодов, седьмой вход блока формировани  типа ошибки и третьи входы блока синхронизации и регистра данных объединены и подключены к входу начальной установки устройства , четвертый вход блока синхронизации  вл етс  входом синхронизации устройства, п тый и вторые выходы преобразовател  кодов и выход дешифратора  вл ютс  соответственно третьим и четвертыми информационными выходами и третьим управл ющим выходом устройства.the device, a synchronization block, a register, a decoder and an error type shaping unit are entered into it, the first and second outputs of the synchronization block are connected respectively to the second counter input and the first input of the error type shaping block, the first and second outputs of which are respectively connected to the second block input comparisons with the first inputs of the synchronization unit and the register and with the second inputs of the synchronization unit and the calculator of the error packet address are the first and second control outputs of the device corresponding to Thirdly, the third outputs of the code converter are connected to the second inputs of the error type forming unit and register and to the third inputs of the comparison unit, the output of which is connected to the third inputs of the error type forming unit, the fourth and fifth inputs of which are connected respectively to the first and second outputs of the code converter, the fourth outputs of which are connected to the sixth inputs of the error type forming unit, the register outputs are connected to the third inputs of the error address address calculator, the fourth inputs of which and the inputs are If the actuator is connected to the counter outputs, the third and fourth outputs of the synchronization unit are connected respectively to the second and third inputs of the code converter, the fourth input of which is the device mode selection input, the fifth input of the code converter, the seventh input of the error type shaping unit and the third inputs of the synchronization unit and the data register is combined and connected to the input of the initial installation of the device; the fourth input of the synchronization block is the synchronization input of the device, the fifth and second outputs are transformed Phone codes and decoder output are respectively the third and the fourth and third informational outputs the control output of the apparatus. Кбл.1 К5л.ЗQbl.1 K5l.Z Фиг. 2FIG. 2 фиг.Зfig.Z ff