SU1522220A1 - Устройство дл сопр жени источника и приемника информации - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в качестве устройства преобразовани  и буферизации данных в системах контрол , а также дл  сопр жени  ЭВМ с каналами св зи. Цель изобретени  - расширение функциональных возможностей путем обеспечени  фиксации времени поступлени  информации. Достижение цели обеспечиваетс  введением в устройство, содержащее счетчик, триггер, дешифратор, два буферных запоминающих узла /БЗУ/ и п ть коммутаторов, регистра, шифратора адреса записи, узла задержки и четырех коммутаторов. Триггер устройства за счет св зи с выходом дешифратора устанавливает один БЗУ в режим записи, а другой - в режим считывани . Счетчик этими же сигналами с дешифратора обнул етс  и начинает счет с начала после окончани  каждого цикла записи в одно из двух БЗУ. Это позвол ет рассматривать код на выходах счетчика, записываемый в БЗУ в конце каждой информационной посылки по определенному адресу, как код времени поступлени  входной информации. Узел задержки, св занный с информационным входом устройства, формирует сигналы записи в соответствующее БЗУ и сигналы управлени  соответствующими коммутаторами, которые в свою очередь, обеспечивают последовательность записи входной информации и информации с выхода счетчика. Одновременно из второго БЗУ информаци  считываетс . 1 з.п.ф-лы, 3 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано в качестве устройства преобразовани  и буферизации данных в системах контрол , а также дл  сопр жени  ЭВМ с каналами св зи.

Цель изобретени  - расширенив функциональных возможностей устройства за счет обеспечени  фиксации времени поступлени  информации.

На фиг. 1 изображена блок-схема устройства; на фиг. 2- функциональ на  схема узла задержки; на фиг. 3 - диаграммы, по сн ющие работу узла задержки .

Устройство содержит (фиг. 1) буферные запоминающие узлы (БЗУ) 1 и 2, первый, п тый, второй, второй, четвертый , третий, шестой, седьмой, дев тый и восьмой коммутаторы 3-11, регистр 12, шифратор 13 адресов записи, узел 14 задержки, дешифратор 15, триггер 16, счетчик 17 и генератор 18 им- пульсов.

Узел 14 задержки содержит (фиг. 2) две линии задержки 19, 20, элемент ИЛИ 21 и расширитель импульсов 22.

Устройство работает следующим об- разом.

Исходное состо ние схемы определ етс  состо нием триггера 16: при состо нии выходов триггера 16 соответственно 01 БЗУ1 находитс  в режиме записи, БЗУ2 - в режиме чтени . При смене состо ни  выходов триггера 16 на 10 режимы работы БЗУ1 и БЗУ2 мен ютс .

При этом в режиме записи в БЗУ1 к информационному входу коммутатора 5 подключаетс  его первый выход; инфор- мационньй вход коммутатора 3 подключаетс  к его входу-выходу; к выходу коммутатора 9 подключаетс  его первый информационный вход; первый информаци онньй вход коммутатора 7 отключаетс  от его выхода. Триггер 16 управл етс  дешифратором 15, который формирует управл ющие сигналы (фиг. Зд) в соот- ветствии с кодом на адресном выходе адресных разр дов регистра 12. Эти же управл ющие сигналы  вл ютс  сигналами обнулени  дл  счетчика 17.

В режиме записи в БЗУ (фиг. Зе) поступающее в регистр 12 адресно-информационное слово запускает узел 14. На втором выходе последнего формируетс  импульс записи (фиг. 36), который через открытый коммутатор 5 поступает на управл ющий вход первого ВЗУ1. По коду, поступающему с адресного выхода адресных разр дов регистра 12, на вьг- ходе дешифратора 15 формируетс  сигнал , по которому триггер 16 устанавливаетс  в состо ние 10, а счетчик 18 обнул етс  и начинает новый отсчет времени (фиг. Зд и). По кодам на выходах шифратора 13 формируютс  два адреса: один - дл  записи входной информации в БЗУ 1, второй адрес формируетс  в случае необходимости запис кода времени поступлени  этой информации . В случае, если какие-либо адресно-информационные слова не нужно маркировать кодом времени, то шифратор 13 формирует дл  них на своем втором выходе адреса либо несуществующие либр один общий дл  этих слов фиксированный адрес. Аналогично, если нет необходимости фиксировать какие-либо адресно-информационные слова, на втоН ром выходе шифратора 13 формируютс  либо несуществующие адреса записи.

0

5

0

5

либо один общий дл  этих слов фиксировани  адрес.

Адрес на запись информации поступает через открытые коммутаторы 8 и 9 на адресный вход БЗУ 1. Информаци  с выхода регистра 12 через коммутаторы 10 и (фиг. Зг) поступает на вход- выход первого БЗУ 1 и записываетс  в него по поступающему адресу. Прц этом, на управл ющих входах коммутаторов 8 и 10 - сигнал низкого уровн  (фиг. Зв). Затем на первом выходе узла 14 формируетс  управл ющий сигнал (фиг. Зв), по которому к выходам коммутаторов 8 и 10 подключаютс  их вторые 1шформационные входы. На вход- выход первого БЗУ при наличии адреса на втором выходе шифратора 13 поступает информаци  с выхода счетчика 17. По второму импульсу записи со второго вь1хода узла 14 информаци  со счетчика 17 записываетс  в БЗУ 1 (фиг. Зг, фиг. Зи).

По окончании управл ющего импульса с первого выхода узла 14 коммутаторы 8 и 10 возвращаютс  в исходное состо ние. По следующему адресно-информационному слову каждого цикла при наличии адреса на втором выходе шифратора 13 в первое БЗУ 1 заноситс  код со счетчика 17 времени поступлени  информации.

Одновременно с записью информации в БЗУ 1,из БЗУ 2 производитс  считывание информации (фиг. Зж). В режиме считывани  из ВЗУ 2 со второго БЗУ 2 информационный вход коммутатора 6 подключен ко второму выходу;вход- выход коммутатора 4 второй информационный вход коммутатора 7 и второй информационный вход коммутатора 11 соединен со своими выходами. Через коммутатор 6 со входа считывани  на управл ющий вход второго ВЗУ 2 поступает сигнал считывани .

Первый адрес считывани  через ком- , мутатор 11 поступает на адресный вход БЗУ 2, В соответствии с посту- пившим адресом на его выходе по сигналу считывани  по вл етс  информаци , котора  через коммутатор 4 и коммутатор 7 поступает на выход устройства .

Управление переключением БЗУ 1, 2 осуществл етс  при поступлении адресно-информационного слова с фиксированным адресом, привод щего к сраба

тыванию дешифратора 15 и переключению триггера 16. Состо ние выходов триггера 16 измен етс  на 01. При этом БЗУ 1 переводитс  в режим считывани , а БЗУ 2 - в режим записи (фиг. 3 е, ж); к выходу коммутатора 9 подключаетс  его второй информационный вход; вход - выход коммутатора 3 соедин етс  с его информационным выходом; к выходу коммутатора 7 подключаетс  первый информационный вход; информационный вход коммутатора 6 подключаетс  к его первому выходу. Информационный вход коммутатора 5 под- ключаетс  к его второму выходу; первый вход коммутатора I1 подключаетс  к его выходу; информационный вход коммутатора 4 подключаетс  к его входу- выходу. Запись и считывание информации происходит аналогично описанному выше.

Claims (2)

1. Устройство дл  сопр жени  источника и приемника информации , содержащее счетчик, дешифратор, триггер, п ть коммутаторов и два буферных запоминающих узла, причем выход дешифра-jg формационными входами первого и п то- тора соединен с входом триггера, пр - го коммутаторов. пр мой и ннверсньш мой выход которого соединен с управл ющим входом первого коммутатора, управл ющим входом второго коммутатора и первьм управл кмцим входом третьего коммутатора, инверсный выход триггера соединен с управл кщими входами четвертого и п того коммутаторов и вторым управл ющим входом третьего коммутатора , первый информационный вход ко-л  формации и соедннен со вторьгм кнфор- торого подключен к выходу первого. мационным входом седьмого кон ;утатора, коммутатора соединенного входом-выходом с йходом-вькодом первого буферного узла, управл ющий вход которого соединен с первыми выходами второго к четвертого коммутаторов, вторые выходы которых соединены с управл ющим входом второго буферного запоминающего узла, входом-выходом соединенного с входом-выходом п того коммутатора, выход которого соединен с В1торым Ю1- формационным входом третьего коммутатора , выход которого  вл етс  выходом

4S

выходы триггера соедкната соответственно с управл ющими входамн седьмого и восьмого коммутаторов, .выход кото- рого соединен с адресным аходом второго буферного запоминающего уэла, второй информационный вход  вл етс  входом устройства дл  подключен и  к вы- ходу адресов считывани  приемника инвыход которого соединен с адресным входом первого буферного запоминающего узла, счетный вход счетчика соединен с выходом генератора импульсов вход обнулени  - с шифратора, а выход информационном входом к.утатора.

выходом дес вторым дев того ком50

2. Устройс.тво по п, 1, о т л и ч аю щ ее с   тем, что узел задержки содержит две линии задержки, элемент ШИ и расширитель импульсов, причем входы лин1-1й задержки  вл ютс  входом уэпа и соединены с первым входом элемента ИЛИ, второй.вход которого соеди иен с выходом первой линии задержки-, второй выход второй линии задержки со-

устройства дл  подключени  к информационному входу приемника инфop aции, информационный вход четвертого коммутатора  вл етс  входом устройства ДЛЯ подключени  к выходу считывани  I приемника -информации отлича

ю щ е е с   тем, что, с целью расширени  функциональных возможностей за счет обеспечени  фиксации времени поступлени  информации в него введены четыре коммутатора, генератор импуль сов, шифратор адреса записи, узел задержки и регистр, информационный вход регистра объединен с входом узла задержки и  вл етс  входом устройства дл  подключени  к информационному выходу источника информации, выход разр дов адреса регистра соединен с входом дешифратора и входом шифратора адреса записи, первый и второй выходы которого соединены соответст- веннй с первым и Еторь м информационными входами шестого коммутатора, выход которого соединен с первыми информационными входами седьмого к вось- . МОго коммутаторов, управл ющий вход соединен с управл ющим входом дев того коммутатора и первым выходом узла задержки, второй выход которого соединен с информационным входом второго коммутатора, вькод илформационньпс разр дов регистра соединен с первым информационным входом дев того татора, выход которого соединен с информационными входами первого и п то- го коммутаторов. пр мой и ннверсньш формации и соедннен со вторьгм кнфор- мационным входом седьмого кон ;утатора,

35

jg формационными входами первого и п то- го коммутаторов. пр мой и ннверсньш л  формации и соедннен со вторьгм кнфор- мационным входом седьмого кон ;утатора,

выходы триггера соедкната соответственно с управл ющими входамн седьмого и восьмого коммутаторов, .выход кото- рого соединен с адресным аходом второго буферного запоминающего уэла, второй информационный вход  вл етс  входом устройства дл  подключен и  к вы- ходу адресов считывани  приемника ин jg формационными входами первого и п то- го коммутаторов. пр мой и ннверсньш л  формации и соедннен со вторьгм кнфор- мационным входом седьмого кон ;утатора,

S

выход которого соединен с адресным входом первого буферного запоминающего узла, счетный вход счетчика соединен с выходом генератора импульсов вход обнулени  - с шифратора, а выход информационном входом к.утатора.

выходом дес вторым дев того ком формационными входами первого и п то- го коммутаторов. пр мой и ннверсньш формации и соедннен со вторьгм кнфор- мационным входом седьмого кон ;утатора,

2. Устройс.тво по п, 1, о т л и ч а ю щ ее с   тем, что узел задержки содержит две линии задержки, элемент ШИ и расширитель импульсов, причем входы лин1-1й задержки  вл ютс  входом уэпа и соединены с первым входом элемента ИЛИ, второй.вход которого соеди иен с выходом первой линии задержки-, второй выход второй линии задержки со-

единен с входом расширител  импуль- та ИЛИ  вл етс  соответственно первым сов, выход которого и выход элемен- и вторым выходами узла.

(риг. 2

iTJt-H

фиг,

Of

n

П П П

S n П П П пп П П П П П П П П

в

id

лП П

kн

П

П

По.

Фие.З