SU1508199A1

SU1508199A1 - Цифровой формирователь функций

Info

Publication number: SU1508199A1
Application number: SU884390995A
Authority: SU
Inventors: Владимир Николаевич Кондратьев; Михаил Ефимович Бычков; Любовь Николаевна Горовая; Борис Алексеевич Малышевский
Priority date: 1988-01-18
Filing date: 1988-01-18
Publication date: 1989-09-15

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в высокопроизводительных цифровых вычислительных системах , в частности, в системах конвейерной обработки сигналов РЛС , предназначенных дл зондировани окружающей среды. Целью изобретени вл етс расширение области применени . Это достигаетс тем, что в состав формировател , включающего блок задани режима, два регистра, генератор импульсов, счетчик, блок управлени , два блока пам ти со специально занесенной в них информацией, сумматор и выходной коммутатор, введены вычитатель, два коммутатора, два регистра, две схемы сравнени 14 и 17, две группы 6 и 16 двухвходовых элементов И и определенные св зи между указанными элементами. По сравнению с известными формировател ми изобретение позвол ет сделать его схемотехническое решение унифицированным, не завис щим от числа заданных дл данного устройства шагов дискретности аргументов, причем эффективность подобного упрощени растет с увеличением числа шагов дискретности аргумента заданной функции. 3 ил.

Description

гг

.

Z532 да

Фиг

1508199

Изобретение относитс к вычислительной технике и может быть использовано в высокопроизводительных цифровых вычислительных системах, в част- ности в системах конвейерной обработки сигналов, предназначенных дл зондировани окружающей среды.

Цель изобретени - расширение области применени за счет возможное- ю ти формировани функций с переменным шагом дискретности.

На фиг,I изображена структурна схема цифрового формировател функ- ций; на фиг.2 - функциональна схема блока управлени цифрового формировател функций; на фиг.З - временные диаграммы работы цифрового формировател функций.;

Цифровой формирователь функций со держит блок 1 задани режима, коммутатор 2 адреса, первый блок 3 пам ти , регистр 4 вычитател , вычитатель 5, группу 6 элементов И, второй блок 7 пам ти,, регистр 8 функции, выходной коммутатор 9, счетчик 10, коммутатор 11 сумматора, сумматор J2, регистр 13 адреса, схему 14 сравнени , регистр 15 сумматора, группу 16 элементов И, схему J7 сравнени , генератор 18 импульсов и блок 19 управлени , а также вход 20 переключени выходньпс каналов , выходы 21-1, 21-2,...,21-т, выход 22 блока задани режима, вьпсод 23 первого блока пам ти, выход 24 регистра функции, выход 25 счетчика, вы выход 26 коммутатора сумматора,, выход 27 регистра адреса, выход 28 регистра сумматора, вькод 29 второй группы элементов И, входы 30-35 блока управлени , выходы 36-44 блока управлени , выходы 45 и,46 соответственно сброса и такта формировател ,

Блок управлени (фиг,2) образуют элементы ИЛИ 47 и 48, элемент НЕ 49, триггер 50-54, элементы И 55-61, элемент ИЛИ 62, элементы 63 и 64. задержки , счетчик 65 и регистр 66.

Рассмотрим пример применени цифрового формировател функций дл генерации весовой функции Хемминга в конвейерной специализированной вычисли

тельной системе, используемой дл об- дискрет N с выхода 22 проходит чеработки сигналов радиоло сатора в реальном масштабе времени,

В блоке 3 цифрового формировател функций должны хранитьс коды

рез коммутатор 2 на адресный вход блока 3, на выходе которого формируетс код fitN), который принимаетс на регистр 4. По следующему за

I-2-,

..2

L li N„(,,(0

+0,5|-2,,

Соответственно в хран тс коды

блоке 7 пам ти

G(x)(0,),92siп(1rexp(- у 0.5.2-V

макс.

х))) 2 +

20

25 зо д

35

40

0

Рассмотрим случай, когда , на входе 20 - поз. 3.

Согласно временным диаграммам на фиг.З на вход 45 цифрового формировател функций подаетс сигнал Сброс, по которому происход т начальные - установки определенных.регистров , счетчиков и триггеров, вход щих в его состав. При этом в блоке 19 управлени триггеры 50 и 52 через элемент ИЛИ 47, триггер 51, триггеры 53 и 54 через элемент ИЛИ 48 устанавливаютс в нулевое состо ние, счетчик .65 и регистр 66 - в начальное состо ние . Этим же сигналом через элемент ИЛИ 62 блока 19 управлени по выходу 36 сче тчик 10 также устанавливаетс в нулевое состо ние, а через элемент 64 задержки блока 19 по выходу 42 сигнал Сброс проходит на вход разрешени приема в регистр 4. Величина задержки подбираетс равной или большей времени прохождени данных через коммутатор 2 и блок 3. Установившиес на выходах триггеров 51 и 52 нулевые потенциалы при этом по выходам 41 и 39 соответственно поступают на управл ющие входы коммутаторов 2 и 11, разреша прохождение информации с блока 1 на выход коммутатора 2 и с выхода 25 на выход коммутатора 11. Кроме того, нулевой потенциал на выходе 39 запрещает прохождение кода с входа 20 через группу 16 элементов И на вход сумматора 12 с выхода 29.и занесение единичного сигнала на вход переноса в младший разрйд сумматора 12, Поэтому нулевой код со -счетчика 10 через коммутатор 11, а далее с выхода 26 сумматора 12 проходит на информационный вход регистра 13. Одновременно код числа

дискрет N с выхода 22 проходит чедискрет N с выхода 22 проходит через коммутатор 2 на адресный вход блока 3, на выходе которого формируетс код fitN), который принимаетс на регистр 4. По следующему за

сигналом Сброс первому сигналу Такт на входе 30 в цифровом формирователе функций запускаетс генератор 18 тактовых импульсрв, в результате чего начинают вырабатьшать- с последовательности импульсов С1}1 и СИ2, поступающие в блок 19 управлени по входам 32 и 33 соответственно . Кроме того, сигнал Такт устанавливает в .блоке 19 триггер 50 в единичное состо ние, в результате чего первый СИ через элемент И 55 устанавливает в единичное состо ние триггер 51, в результате чего на выходе 41 по вл етс единичный потенциал и информационные входы коммутатора 2 переключаютс на прохождение информации с выхода 27 на выход коммутатора , 2. Выходной импульс с элемента И 55 проходит также на выход 40, разреша при этом прием информации со счетчика 10 в регистр 13. Поскольку ,, то на выходе схемы 14 сравнени присутствует нулевой сигнал , который по входу.35 проходит на элемент НЕ 49 блока 19, а сигнал СИ1 проходит через элемент И 61 на вход элемента 63 задержки, с выхода котоМП ь с

на выходе вычнтател получают код f(N)-f(o)0, Хот в этом случае и по вл етс сигнал переноса из старшего разр да (00,..OOO+l1...111+00.,. ..оООО), код на вход блока

JQ 7 через группу 6 проходит также нулевой . Также по сигналу СИ1 импульс с выхода элемента И 55 блока 19 управлени поступает на счетный вход счетчика 65, увеличива его содержимое

15 на единицу, т.е. в данном случае в- счетчике 65 хранитс код 01. Следующий за СИ1 импульс СИ2 поступает на вход установки в единичное состо ние триггера 52 и на вход элемента И 56.

20 В первом случае единичный потенциал с выхода триггера проходит на выход 39, во втором случае соответствующий импульс проходит на выход 38. В результате этого коммутатор 11 перехо25 дит в состо ние, соответствующее прохождению информации из регистра 15 на выход коммутат.ора 1 1 и далее на вход сумматора 12, группа 16 пропускает код входа 20 с выхода 29 на рого он следует на выход 43, разреша зо второй вход сумматора 12, открывает- прием на регистр 8, Величина задерж- с цепь входа переноса в младший разки при этом должна быть не меньше времени прохождени данных по цепочке выход 27 - коммутатор 2 - блок 3 - вьиитатель 5 труппа 6 элементов И - блок 7. В результате этого нулевой код с выхода регистра 13 проходит через коммутатор 2 на вход блока 3, на выходе которого образуетс код-(о) 1-2, поступающий на вход вьшитае- мого вычитател 5. Если имеет место ....... то f(N)l -235

40

макс

и на выходе

вычитател 5 должен быть отрицатель- ньм код, то при прин том способе вычитани (вычитаемое представл етс отрицательным числом в дополнительном коде) переноса из старшего значащего разр да не возникает и полученна на выходе вычитател 5 разность f(N) .f(o) через группу 6 не проходит, т.е. на входе блока 7 присутствует нулевой код, что соответствует значению F(o) на выходе блока 7, который принимаетс на регистр 8, с выхода которого

45

50

р д сумматора 12, а также разрешаетс прием в регистр 15 из регистра 13. Таким образом, в регистре 13 находитс код 00,,.000, который через коммутатор 11 проходит на cy мaтop 12 и складываетс на нем с двоичным кодом входа 20 и единицей в младшем разр де на входе переноса, т.е. на информационном коде регистра 13 устанавливаетс код 00...0011. По этому импульсу СИ2 код 01 из счетчика 65 блока 19 управлени переноситс в регистр 66. В следующем такте открываютс цепи приема в регистры 13 и 8, в результате чего в регистр 13 принимаетс код 00...011, которьш проходит на вход блока 3, на выходе которого формируетс код f(3), на выходе вычитател находитс код f (N)--f (3)0. На выходе блока 7 в соответствии с изложенным формируетс код Р(0,3), который принимаетс регистром 8 и по выходу 24 проходит на информационный

поступает на информационньй вход ком-,5 вход коммутатора 9. Поскольку в это мутат.ора 9, В это врем на регистре врем на его управл ющем входе на- 66 блока 19 управлени находитс код ходитс код 01, то код по вл етс начальной установки, который поступа- на выходе 21-2. По этому же импульсу ет с выхода 44 на управл ющий вход СИ1 содержимое счетчика 65 блока 19

81996

коммутатора 9, в результате чего на выходе 21-1 выбираетс код F(o), Если имеет место ..,, , то (N) l-2 и

МП ь с

20 В первом случае единичный потенциал с выхода триггера проходит на выход 39, во втором случае соответствующий импульс проходит на выход 38. В результате этого коммутатор 11 перехо25 дит в состо ние, соответствующее прохождению информации из регистра 15 на выход коммутат.ора 1 1 и далее на вход сумматора 12, группа 16 пропускает код входа 20 с выхода 29 на о второй вход сумматора 12, открывает- с цепь входа переноса в младший раз5

0

5

0

управлени также увеличиваетс на единицу описанным способом, в результате чего в нем устанавливаетс код 10, Следующий импульс СИ2 снова вырабатьшает положительный сигнал на выходе 38, по которому код 00,.0 принимаетс в регистр.15, а также переносит код 10 со счетчика 65 блока 19 управлени в регистр 66 и с выхода 44 на управл ющий вход коммутатора 9, В результате на входе регистра 13 находитс код 00...110. Третий импульс .СИ1 пропускает этот код на вход блока 3, на выходе которого по вл етс код f(6), на выходе вычи- тател 5 по вл етс разность f(N)- f(6), котора попадает на адресный вход блока.7, образу на его выходе код F(0,6), который поступает на ин- формационньй вход коммутатора 9 и далее в соответствии с состо нием Ю на его управл ющем входе на выход 21-3. При этом в счетчике 65 блока 19 устанавливаетс код 11, После третьего импульса СИ2 по четвертому импульсу СИ1 на информационном выходе 21-4 по вл етс код F(0,9 причем на счетчике 65 блока 19 управлени снова устанавливаетс код 00, а также по вл етс сигнал переполнени счетчика. Указанный сигнал в блок8.19 устанавливает в единичное состо ние триггер 53, Поскольку в схеме 17 сравнени коды не совпадают , триггер 54 блока 19 остаетс в нулевом состо нии В результате по сигналу переполнени на выходе элемента И 59 возникает импульс, который с выхода 37 проходит на счетньй вход счетчика 10, увеличива его содержимое на единицу, т;е. в счетчике устанавливаетс код 00...001. Поскольку триггер 53 находитс в единичном состо нии, то по очередному импульсу СИ2 на выходе элемента И 57 по вл етс сигнал, который через элемент ИЛИ 47 устанавливает триггеры f 50 и 52 в нулевое состо ние, запреща дальнейшую выработку сигналов разре- шени приема в регистры 13 и 8 по выходам 40 и 43 соответственно, а также устанавливает нулевой потенциал на выходе 39, разреша прохождение информации со счетчика 10 через коммутатор 11 на вход сумматора 12 и запреща прием кода с входа 20 через грзшпу 16 на вход сумматора 12 и прием сигнала переноса в младший разр д сумма

0

5

0

5

0

п

5

0

5

тора 12. Не вырабатываетс сигнал,- разрешающий прием в регистр 15, вырабатываемый элементом И 56 блока 19. . В то же врем по очередному импульсу СИ1 на выходе элемента И 60 блока 19 по вл етс сигнал, который через элемент ИЛИ 48 устанавливает триггер 53 в нулевое состо ние На этом завершаетс первый такт работы цифрового формировател функций. Следующий такт обработки начинаетс по приходу следующего сигнала Такт. Рассужда таким образом, получим, что в очередном такте работы на выходы 21-1, 21-2, 21-3 и 21-4 будут выданы весовые функции F(0,l), F(0,4), F(0,7) H.F() соответственно. При этом ни в схеме 14 сравнени , ни в схеме 17 сравнени на рассмотренном этапе работы цифрового формировател функций не.вырабатываетс единичный сигнал. Рассмотренный такт работы заканчиваетс тем, что в счетчике 10 устанавливаетс код 00...010. Тогда уже после первого импульса .СИ1 относительно прихода третьего сигнала Такт в схеме 17 сравнени возникает единичный сигнал совпадени кодов, который по входу 34 устанавливает в блоке 19 управлени триггер 54 в единичное состо ние , в результате чего вместо единичного сигнала на выходе 37, увеличивающего на единицу содержимое счетчика 10, вырабатываетс сигнал установки в нулевое состо ние счетчика 10 по выходу 36. В этом такте по сигналам СИ на регистр 13 последовательно друг за другом принимаютс коды 00...0010, 00...0101, 00...1000, 00..,1011. в последнем случае схема 14 сравнени вырабатьюает единичный сигнал, свидетельствующий о том, что соответствующего значени не существует . Поэтому указанный сигнал проходит на .ВХОД установки в нулев ое состо ние регистра 8 и одновременно через инвертор 49 блока 19 на запрет выработки сигнала на-вход управлени приемом регистра 8. Этим завершаетс один цикл работы цифрового формировател функций, после чего по приходу следующего сигнала Такт по входу 46 процесс повтор етс .

Claims

Формула изобретени

Цифровой формирователь функций, содержащий блок задани режима, пер

вый блок пам ти, второй блок пам - THi. регистр функции, выходной коммутатор , счетчик, сумматор, регистр адреса , генератор импульсов и блок управлени , причем выход регистра функции соединен с информационным входом выходного коммутатора, выходы которого соединены с выходом формировател , отличающийс тем, что, с целью расширени области применени за счет формировани функций с произвольным шагом дискретности, в него введены коммутатор адреса, регистр вычитател , вьгчитатель, две группы элементов И, коммутатор сумматора , две схемы сравнени , регистр сумматора, причем выход блока задани режима соединен с первым входом перво схемы сравнени и первым информацион- ным входом коммутатора адреса, второй информационный вход которого соединен с выходом регистра адреса, вторым входом первой схемы сравнени , первым входом второй схемы сравнени и информационным входом регистра сумматора , выход коммутатора адреса соединен с адресным входом нервного блока пам ти, выход которого соединен с входом вычитаемого вычитател и информационным входом регистра вычитател , выход которого соединен с входом уменьшаемого вычитател , выходы разр дов кода и переноса которого соединены соответственно с первыми входами соответствующих элементов И и вторыми входами элементов И первой группы, выходы которых соединены с адресным входом второго блока пам ти , выход которого соединен с информационным входом регистра функции, выход счетчика соединен с первым информационным входом коммутатора сум матора, второй вход которого соединен с выходом регистра сумматора.

10

15 20 -

819910

выход коммутатора сумматора соединен с входом первого слагаемого сумматора, выход которого соединен с информационным входом регистра адреса, вход переключени каналов формировател соединен поразр дно с первыми входами соответствующих элементов И второй группы и вторым входом второй схемы сравнени , вход второго слагаемого сумматора поразр дно соединен с выходами элементов И второй группы, тактовый вход формировател соединен с первым входом блока управлени , второй вход которого соединен с входом сброса формировател , выходы первой и второй тактовых последовательностей соединены соответственно с третьим и четвертым входами блока управле

ни , выход второй схемы сравнени соединен с п тым входом блока управлени , шестой вход которого соединен с выходом первой схемы сравнени и входом установки регистра функции, первый выход блока управлени соединен с входом установки в О счетчика, счетный вход которого соединен с вторым выходом блока управлени , третий выход которого соединен с входом синхронизации регистра сумматора, четвертый выход блока управлени соединен с входом переноса сумматора, управл ющим входом коммутатора сумматора и вторыми входами элементов И второй группы, вход синхронизации регистра адреса соединен с п тым выходом блока управлени , шестой, седьмой, восьмой и дев тый выходы блока управлени соединены соответственно с управл ющим входом коммутатора адреса, входом синхронизации регистра вычитател , входом синхронизации регистра функции и управл ющим входом выходного коммутатора .