SU1495855A1 - Memory with correction of errors - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, в частности к запоминающим устройствам с коррекцией ошибок. Цель изобретени  - повышение быстродействи  устройства путем совмещенного выполнени  последовательных операций считывани  информации. Устройство содержит регистр 1 адреса, накопитель 2, сумматоры 3 по модулю два, распределитель 4 импульсов, регистр 5 информации, блок 6 коррекции, формирователь 7 кода ошибок, элементы И 8, регистр 9 данных и блок 10 управлени . В устройство введен дополнительный регистр, входы которого подключены к информационным выходам накопител , а выходы - к блокам обнаружени  и коррекции ошибок. Запись считанной из накопител  информации в регистр позвол ет совместить во времени обнаружени  и исправление ошибок, и считывание новой информации из накопител . 1 з.п. ф-лы, 2 ил.The invention relates to computing, in particular to memory devices with error correction. The purpose of the invention is to increase the speed of the device by the combined execution of sequential operations of reading information. The device contains address register 1, accumulator 2, modulo-2 adders 3, pulse distributor 4, information register 5, correction block 6, error code generator 7, AND elements 8, data register 9 and control block 10. An additional register is entered into the device, the inputs of which are connected to the information outputs of the storage device, and the outputs to the error detection and correction blocks. Writing the information read from the accumulator to the register allows one to combine in time the detection and correction of errors, and the reading of new information from the accumulator. 1 hp f-ly, 2 ill.

Description

;0; 0

СПSP

СХ)CX)

.сд сдsds cd

314314

Изобретение относитс  к вычислительной технике, в частности к запоминающим устройствам с коррекцией ошибок.The invention relates to computing, in particular to memory devices with error correction.

Цель изобретени  - повышение быстродействи  устройства путем совмещенного выполнени  последовательных операций считывани  информации.The purpose of the invention is to increase the speed of the device by the combined execution of sequential operations of reading information.

j На фиг, 1 представлена функцио- j Fig, 1 shows the functional

Iнальна  схема ЗУ с коррекцией ошибокInalnaya memory circuit with error correction

I на фиг. 2 - функциональна  схемаI in FIG. 2 - functional scheme

I блока управлени .I control unit.

Устройство содержит регистр 1 адреса , информационные входы которого  вл ютс  адресными входами устройства , накопитель 2, сумматор 3 по модулю два, распределитель 4 импульсов , регистр 5 информации, блок 6 коррекции, формирователь 7 кода оши- бок, элементы И 8, регистр 9 данных и блок 10 управлени .The device contains address register 1, whose information inputs are device address inputs, drive 2, modulo two adder 3, pulse distributor 4, information register 5, correction block 6, error code generator 7, AND elements 8, data register 9 and a control unit 10.

Блок 10 управлени  (фиг. 2) содержит триггер 11, первый инвертор |12, регистр 13 сдвига, элемент ИЛИ J14, первый 15, второй 16 и третий :17 элементы И, второй инвертор 18.The control unit 10 (Fig. 2) contains the trigger 11, the first inverter | 12, the shift register 13, the element OR J14, the first 15, the second 16 and the third: 17 And elements, the second inverter 18.

; Устройство работает следующим об- I разом.; The device works as follows.

I Код адреса поступает на информаци- |онные входы регистра 1 адреса, после :чего на вход обращени  устройства подступает уровнем логического О (в- ;дальнейшем - уровень О) импульсный сигнал обращени  к устройству. Сигнал обращени  устанавливает инверсный выход триггера 11 блока 10 управлени  в состо ние логического О, Сигнал уровн  О с инверсного выхо- да триггера 11 приводит к по влению на выходе первого инвертора 12 уровн  логического 1 (в дальнейшем - уровн /). Сигнал с выхода инвертора 12 поступает на информационный вход регистра 13 сдвига и через первый выход блока 10 управлени  на вход записи регистра 1 адреса. По возрастающему фронту на входе записи регистра 1 адреса производитс  запис поступившего кода адреса. С выходов регистра 1 адреса записанный код адреса поступает на адресные входы накопител  2.I The address code is fed to the information inputs of the address register 1, after which the input signal of the device is approached by the logic level O (in-; further, level O) the pulse signal for accessing the device. The inversion signal sets the inverse output of the trigger 11 of the control unit 10 to the state of logic O, the level signal O from the inverse output of the trigger 11 causes the output of the first inverter 12 of the logic level 1 (hereinafter, level /). The signal from the output of the inverter 12 is fed to the information input of the shift register 13 and through the first output of the control unit 10 to the input of the record of the address register 1. On the rising edge at the input of the register of address 1, the incoming address code is recorded. From the outputs of register 1 of the address, the recorded address code arrives at the address inputs of accumulator 2.

Очередной фронт пр моугольного импульса непрерывной последовательности , условно принимаемый за первый импульс, поступает через четвертый вход блока 10 управлени  на тактовыйThe next front edge of a continuous pulse of a continuous sequence, conventionally taken as the first pulse, is fed through the fourth input of the control unit 10 to the clock

00

5 0 50

5five

00

5 0 д д 5 0 d d

5 five

вход регистра 13 сдвига и приводит к по влению уровн  1 на первом выходе регистра 13 сдвига ввиду наличи  Уровн  1 на его информационном входе. Уровень 1 с первого выхода регистра 13 сдвига, поступа  на первый вход элемента ИЛИ I4, приводит к по влению на его выходе уровн  1, который через второй выход блока 10 управлени  поступает на вход выборки накопител  2 и разрешает выборку информации по коду адреса, который присутствует на адресных входах накопител  2.the input of the shift register 13 leads to the appearance of level 1 at the first output of the shift register 13 due to the presence of Level 1 at its information input. Level 1 from the first output of the shift register 13 arriving at the first input of the OR I4 element leads to the appearance of a level 1 at its output, which through the second output of control unit 10 enters the input of the accumulator 2 sample and enables sampling of information on the address code that is present on the address inputs of the drive 2.

Одновременно уровень 1 с первого выхода регистра 13 сдвига поступает на первый вход второго элемента И 16 и, в случае наличи  на его втором входе уровне 1, поступающего .через второй вход блока 10 управлени  с входа режима устройства (что соответствует разрешению имитации ошибки), приводит к по влению на выходе первого элемента И 16 уровн  который через п тый выход блока 10 управлени , поступа  на счетный вход распределител  4 импульсов, приводит к формированию уровн  | на одном из очередных выходов распределител  4 импульсов, так как дл  данного случа  уровень 1 с второго входа второго элемента И 16 через четвертый выход блока 10 управлени  поступает на вход сброса распределител  4 импульсов и тем самым разрешает его работу.At the same time, the level 1 from the first output of the shift register 13 enters the first input of the second element I 16 and, if there is a level 1 at its second input, arriving through the second input of the control unit 10 from the device mode input (which corresponds to the error simulation resolution) the appearance at the output of the first element 16 And the level which through the fifth output of the control unit 10, entering the counting input of the distributor 4 pulses, leads to the formation of the level | at one of the successive outputs of the distributor 4 pulses, since for this case the level 1 from the second input of the second element 16 through the fourth output of the control unit 10 is fed to the reset input of the distributor 4 pulses and thereby allows its operation.

Поступающий на вход синхронизации устройства второй импульс приводит к по влению уровн  1 на втором выходе регистра 13 сдвига и-сохран ет - уровень 1 на его первом выходе. Второй выход регистра 13 сдвига не используетс . Наличие неиспользуемого второго выхода регистра 13 сдвига необходимо дл  увеличени  времени выборки информации из накопител  2, Поступающий на выход синхронизации устройства третий импульс приводит к по влению уровн  1 на третьем выходе регистра 13 сдвига и сохран ет уровни 1 на его первом и втором выходах. С третьего выхода регистра 13 сдвига уровень 1 поступает на второй вход элемента ИЛИ I4 и обеспечивает сохранение на его выходе уровн  1. Одновременно уровень 1 с третьего выхода регистра 13 сдвига поступает на первый входA second impulse arriving at the synchronization input of the device leads to the appearance of level 1 at the second output of shift register 13 and saves - level 1 at its first output. The second output of the shift register 13 is not used. The presence of an unused second output of the shift register 13 is necessary to increase the sampling time of information from accumulator 2. A third pulse arriving at the device sync output causes level 1 to appear at the third output of shift register 13 and stores levels 1 at its first and second outputs. From the third output of the shift register 13, level 1 arrives at the second input of the element OR I4 and ensures that the level 1 remains at its output. At the same time, the level 1 from the third output of the shift register 13 arrives at the first input

первого элемента И 15 и ввиду наличи  на его втором входе уровн  О, поступающего с четвертого выхода регистра 13 сдвига, не приводит ft изменению состо ни  его выхода. Одновременно уровень 1 с третьего выхода регистра 13 сдвига поступает на вход второго инвертора 18 и присчитывани  накопител  2 и разрегплет выдачу выбранной инф - рмации на вмхо- ды накопител  2, откуда она поступает на первые входы сумматоров 3 но модулю два, на вторых входах присутствуют уровни О (дл  случа  отсутстви  разрешени  имитации ошибки) или на одном из вторых входов котоthe first element And 15 and in view of the presence at its second input of the level O, coming from the fourth output of the shift register 13, does not change the state of its output. Simultaneously, the level 1 from the third output of the register 13 of the shift arrives at the input of the second inverter 18 and counts the accumulator 2 and resolves the output of the selected information to the inputs of the accumulator 2, from where it enters the first inputs of the adders 3 but module two, there are levels at the second inputs O (for the case of the absence of permission to simulate an error) or on one of the second inputs of which

водит, к по влению на его выходе уров- Q рых присутствует уровень 1 (дл  н  О, который, поступа  на сбрасы20leads to the appearance at its output of a level; Q ryh is present at level 1 (for n O, which, entering the waste 20

2525

Случа  разрешени  имитации ошибки). В первом случае на выходах сумматоров 3 по модулю два по вл етс  информаци , не содержаща  принудительно введенной ошибки, а во втором случае - и принудительно введенной ошибки в одной из соответствующих разр дов , в зависимости от того, на каком из сумматоров 3 по модулю два присутствует уровень 1, поступающий с одного из выходов распределител  4 импульсов. Р нформаци  С выхо- |дов сумматоров 3 по модулю два поступает на информационные входы регистра 5 информации.Cases resolve imitations errors). In the first case, the outputs of the adders 3 modulo two contain information that does not contain a forcedly entered error, and in the second case, a forcedly introduced error in one of the corresponding bits, depending on which of the adders 3 modulo two there is a level 1 coming from one of the outputs of the distributor 4 pulses. From the outputs of the adders 3 modulo two arrives at the information inputs of the register 5 information.

Поступающий на вход синхронизации устройства п тый импульс приводит к по влению уровн  1 на п том выходе регистра 13 сдвига, приводит к по вформирование на выхо- зо лению уровн  О на его втором выходе и сохран ет уровни 1 на его третьем и четвертом выходах, С п того выхода регистра 13 сдвига уровень 1 через шестой выход блока 10 управлени  отступает на вход записи регистра 5 информации и производит своим фронтом запись в него информации, поступившей на его информационные входы. Информаци  с первой и второй групп выходов регистра 5 информации поступает на входы формировател  7 кода ошибок, где она анализируетс  на предмет наличи  ошибок и где. формируетс , в случае наличи  ошибок, д5 код ошибок, который поступает на вторые входы элементов И 8. Рабоча  информаци  с первой группы выходов регистра 5 информации поступает также на первую группу входов блока 6 коррекции.A fifth pulse arriving at the synchronization input of the device leads to the appearance of level 1 at the fifth output of the shift register 13, leads to the formation of the level O at its second output and saves the levels 1 at its third and fourth outputs, C A fifth output of the shift register 13, level 1, through the sixth output of the control unit 10, retreats to the input of the recording of the information register 5 and, with its front, writes information received to its information inputs to it. Information from the first and second groups of outputs of the information register 5 is fed to the inputs of the error code generator 7, where it is analyzed for errors and where. in the case of errors, d5 is formed; an error code that goes to the second inputs of elements AND 8. The working information from the first group of outputs of the information register 5 also goes to the first group of inputs of the correction unit 6.

Поступающий на вход синхронизации устройства шестой импульс приводит к по влению уровн  1 на шестом выходе регистра 13 сдвига и уровн  О на его третьем выходе и сохран ет уровни 1 на его четвертом и п том выходах. С третьего выхода регистра 13 сдвига уровень О поступает на второй вход элемента ИЛИ 14 и привающий вход триггера 11, приводит к по влению на его инверсном выходе уровн  1. Сигнал с инверсного выхода триггера 11, поступа  на вход )5 первого инвертора 12, приводит к по влению на выходе первого инвертора 12 уровн  .О, который поступает на информационный вход регистра I3 сдвига . Во врем  присутстви  уровн  О на сбрасывающем входе триггера 11 на его инверсном выходе будет присутствовать уровень 1 независимо от того, какой уровень присутствует на установочном входе триггера 11, Этим и обеспечиваетс  защита от приема преждевременных (до окончани  присутстви  уровн  О на сбрасываю- щеы входе триггера 11) обращений и обеспечиваетс The sixth pulse arriving at the synchronization input of the device results in the appearance of level 1 at the sixth output of shift register 13 and level O at its third output and stores level 1 at its fourth and fifth outputs. From the third output of the register 13, the shift level O arrives at the second input of the element OR 14 and the descending input of the trigger 11, leads to the appearance at its inverse output level 1. The signal from the inverse output of the trigger 11 arriving at the input 5 of the first inverter 12, leads to the appearance of the output of the first inverter 12 level .O, which is fed to the information input of the shift register I3. During the presence of the level O at the reset input of the trigger 11, its inverse output will have level 1 regardless of which level is present at the installation input of the trigger 11. This provides protection from receiving premature (until the presence of the level O at the reset input of the trigger 11) appeals and provides

дах регистра 13 сдвига импульсов, длительность которых равна длительности трех импульсов, поступающих на вход синхронизации устройства.dah register 13 shift pulses, the duration of which is equal to the duration of the three pulses at the sync input of the device.

Поступающий на вход синхронизации устройства -четвертый импульс приводит к по влению уровн  1 на четвертом выходе регистра 13 и уровн  О на его первом выходе, так как на его информационном входе присутствует уровень О, и сохран ет уровни 1 на его втором и третьем выходах. С первого выхода регистра 13 сдвига уровень О поступает на первый вход второго элемента И 16, и при условии наличи  уровн  I на его втором входе , что соответствует разрешению имитации ошибки, приводит к по влению уровн  О на его выходе, что соответствует окончанию счетного импульса , поступающего на распределитель 4 импульсов. С четвертого выхода регистра 13. сдвига уровень 1 поступает на второй вход первого элемента И 15 и ввиду наличи  на его первом входе уровн  1 приводит к по влению на его выходе уровн  1, который через третий выход блока 10 управлени  поступает на вход разрешени The device's input to the synchronization input — a fourth pulse leads to the appearance of level 1 at the fourth output of register 13 and level O at its first output, since at its information input there is a level O, and it stores levels 1 at its second and third outputs. From the first output of the shift register 13, the level O arrives at the first input of the second element I 16, and under the condition that there is a level I at its second input, which corresponds to the resolution of the error simulation, the level O appears at its output, which corresponds to the end of the counting pulse, arriving at the distributor 4 pulses. From the fourth output of the register 13. Shift level 1 arrives at the second input of the first element 15 and, due to the presence at its first input of level 1, a level 1 appears at its output, which through the third output of control unit 10 enters the enable input

3535

4040

5050

5555

2020

)5 )five

2525

)5 )five

зо д5 zd5

3535

зо д5 zd5

4040

зо д5 zd5

5050

водит к по влению на его выходе уровн  О, так как на ei o первом входе уже присутствует уровень О. По вление на выходе элемента ШМ 14 уров :Н  О соответствует окончанию вы- |борки информации с накопител  2. С третьего выхода регистра 13 сдвига уровень О одновременно поступает на первый вход первого элемента И 15 приводит к по влению на его выходе уровн  О, что соответствует окон- шнию выдачи на выход информации с накопител  2. С третьего выхода регистра 13 сдвига уровень О одновременно поступает на вход второго инвертора 18 и приводит к по влению на его выходе уровн  1, который, поступа  на сбрасывающий вход триггера 11, разрешает переключение триггера 11 при поступлении на его установочный вход уровн  О, который может поступать во врем  шестого импульса при совмещенном режиме работы или после окончани  полного цикла работы устройства при обычном режиме работы. Наличие свободного шестого выхода регистра 13 сдвига необходимо дл  увеличени  времени (обработки информации формирователем |7 кода ошибок.leads to the appearance at its output of the level O, since at the first input there is already a level O at the first input. The output at the output of the CMM element of level 14: H O corresponds to the end of the collection of information from drive 2. From the third output of the shift register 13 the level O simultaneously arrives at the first input of the first element I 15 leads to the appearance of the level O at its output, which corresponds to the output of information from the accumulator 2 to the output. From the third output of the shift register 13, the level O simultaneously enters the input of the second inverter 18 and results in appearance on th output layer 1 which is received on the resetting input of the flip-flop 11 permits the switching of flip-flop 11 at receipt on its installation input level O, which may be supplied during the sixth pulse in co-operation or after completion of a full cycle of the device during normal operation. The presence of a free sixth shift register output 13 is necessary to increase the time (information processing by the driver of the error code | 7).

I Поступающий на вход синхрониза- Ьдии устройства седьмой импульс при- Ьодит к по влению уровн  1 на седь мом выходе регистра 13 сдвига и Уровн  О на его четвертом выходе :И сохран ет уровни 1 на его п том и шестом выходах, С седьмого выхода регистра 13 сдвига уровень 1 поступает на первый вход третьего элемента И 17 и в случае наличи  на его втором входе уровн  1, поступающего через третий вход бло14а 10 управлени  с входа режима работы устройства , что соответствует разрешению коррекции ошибок, приводит к по влению на выходе третьего элемента И 17 уровн  , которьй через седьмой выход блока 10 управлени  поступает на первые входы элементов И 8 и разрешает прохождение кода ошибки на вторую группу входов блока 6 коррекций , который производит, при необходимости , коррекцию информации, поступившей на первую группу его- входов.I The seventh pulse arriving at the synchronization input of the device pushes the appearance of level 1 at the seventh output of shift register 13 and level O at its fourth output: and stores levels 1 at its fifth and sixth outputs, from the seventh output of the register 13 shift level 1 arrives at the first input of the third element AND 17 and if there is a level 1 at its second input coming through the third input of the control unit 10 from the device operation mode input, which corresponds to the error correction resolution, the third element appears at the output of the third element And 17 The level through the seventh output of the control unit 10 is fed to the first inputs of the And 8 elements and allows the error code to pass to the second group of inputs of the correction block 6, which, if necessary, corrects the information received on the first group of its inputs.

Поступающий на вход синхронизаци устройства восьмой импульс приводит к по влению уровн  1 на восьмомThe device’s eighth pulse, which arrives at the synchronization input, leads to the appearance of level 1 at the eighth

5five

00

5five

00

5five

00

5five

00

5five

выходе регистра 13 сдвига и уровн  О на его п том выходе и сохран ет уровни 1 на его шестом и седьмом выходах. Наличие свободного восьмого выхода регистра 13 сдвига необходимо дл  увеличени  времени коррекции ошибок блоком 6 коррекции.output of shift register 13 and level O at its fifth output and stores level 1 at its sixth and seventh outputs. The presence of the free eighth output of the shift register 13 is necessary to increase the error correction time by the correction unit 6.

Поступаюрщй на вход синхронизации устройства дев тый импульс приводит к по влению уровн  1 на дев том выходе регистра 13 сдвига и уровн  О на его шестом выходе и сохран ет уровни 1 на его седьмом и восьмом выходах. С дев того выхода регистра 13 сдвига уровень 1 поступает через восьмо й выход блока 10 управлени  на вход записи- регистра 9 данных и производит запись своим фронтом информации, поступившей на его информационные входы. Записанна  в регистр 9 данных информаци  через информационные выходы устройства поступает на входы других устройств вычислительной машины дл  ее последующей записи .The ninth pulse arriving at the synchronization input of the device results in the appearance of level 1 at the ninth output of the shift register 13 and the level O at its sixth output and stores level 1 at its seventh and eighth outputs. From the ninth output of the shift register 13, the level 1 enters through the eighth output of the control unit 10 to the input of the data record-register 9 and records its information received at its information inputs. The information recorded in the data register 9 through the information outputs of the device is fed to the inputs of other devices of the computing machine for its subsequent recording.

Поступающий на вход синхронизации устройства дес тый импульс приводит к по влению уровн  О на седьмом выходе регистра 13 сдвига и сохран ет уровни 1 на его восьмом и дев том выходах. С седьмого выхода регистра 13 сдвига уровень О, поступа  на первый вход третьет о элемента И 17, приводит к по влению на его выходе уровн  О, который, поступа  на вторые входы элементов И 8, запрещает дальнейшее поступление кода ошибки на вторую группу входов блока 6 коррекции .The tenth pulse arriving at the synchronization input of the device leads to the appearance of the level O at the seventh output of the shift register 13 and stores the levels 1 at its eighth and ninth outputs. From the seventh output of the register 13 shift level O, arriving at the first input of the third element And 17, leads to the appearance at its output of the level O, which, entering the second inputs of elements And 8, prohibits further receipt of the error code to the second group of inputs of block 6 correction.

Поступающий на вход сийхрониза- цин устройства одиннадцатый импульс приводит к по влению уровн  О на восьмом выходе регистра 13 сдвига и сохран ет уровень 1 на его дев том выходе. Это необходимо дл  увеличени  времени записи информации другими .устройствами вычислительной машины. Увеличение данного времени повьш1ает достоверность записи информации путем исключени  ошибок, вызванных переходными процессами при передаче ее от одного устройства к другому.The eleventh pulse arriving at the input of the device synchronization leads to the appearance of the level O at the eighth output of the shift register 13 and saves the level 1 at its ninth output. This is necessary to increase the recording time of information by other computers. An increase in this time increases the accuracy of the information recording by eliminating errors caused by transients when transferring it from one device to another.

Поступающий на вход синхронизации устройства двенадцатый импульс приводит к по влению уровн  О на дев том выходе регистра 13 сдвига, чтоThe twelfth pulse arriving at the device sync input leads to the appearance of a level O at the ninth output of the shift register 13, which

соответствует окончанию полного цикл работы устройства.corresponds to the end of the full cycle of the device.

При поступлении очередного сиг- нала обращени  устройство работает ансшогичным образом, В случае отсутстви  обращений к устройству и поступлени  на вход синхронизации устройства последующих импульсов блок 10 управлени  сохран ет исходное сое- то ние, при котором обеспечиваетс  возможность приема сигналов обращени к устройству,When the next call signal arrives, the device operates in an antiscopic manner. In the absence of calls to the device and arrival at the synchronization input of the device of subsequent pulses, the control unit 10 retains the original connection, which provides the ability to receive call signals to the device,

В совмещенном режиме предлагаемое ЗУ с коррекцией ощибок при поступле- НИИ первого сигнала обращени  к устройству в течение времени поступлени первых шеСти синхронизирующих импульсов работает аналогично обычному режиму работы. Во врем  шестого импуль са благодар  общей синхронизации процессора и устройства поступают новые код адреса и сигнал обращени , который обеспечивает переключение триггера 11, запись кода адреса в регистр 1 адреса и подачу в течение последующих трех синхронизирующих импульсов уровн  1 на информационный вход регистра 13 сдвига. После этого поступивший седьмой импульс приводит к по влению уровн  1 на седьмом и одновременно на первом выходах регистра 13 сдвига, приводит к по влению уровн  О на его четвертом выходе и сохран ет уровни 1 на его п том и шестом выходах. По вление уровн  1 на первом выходе регистра 13 сдвига соответствует выдаче блоком 10 управлени  нового второго импульса на вход выборки накопител  2, в то же самое врем  по вление уровн  1 на седьмом выходе регистра 13 сдвига обеспечивает прохождение, в случае наличи  разрешени  коррекции ошибки, кода ошибок на вторую груп- пу входов блока 8 коррекции.In the combined mode, the proposed memory with error correction when the SRI of the first signal of access to the device arrives during the time of arrival of the first synchronizing pulses works in the same way as the normal operation mode. During the sixth pulse, due to the general synchronization of the processor and the device, a new address code and a reference signal are received, which switch the trigger 11, write the address code to the address register 1 and feed the next three level 1 clock pulses to the information input of the shift register 13. After that, the received seventh pulse leads to the appearance of level 1 at the seventh and simultaneously at the first outputs of shift register 13, leads to the appearance of level O at its fourth output and stores levels 1 at its fifth and sixth outputs. The occurrence of level 1 at the first output of shift register 13 corresponds to the output of control unit 10 by the second pulse at sample input of accumulator 2; at the same time, the occurrence of level 1 at the seventh output of shift register 13 ensures the passage, in the case of an error correction resolution, errors on the second group of inputs of the correction block 8.

Поступающий восьмой импульс приводит к по влению уровн  t на восьмом и на втором выходах регистра 13 сдвига и уровн  О на его п - том выходе и сохран ет уровни 1 на его первом, шестом и седьмом выходах . Это соответствует продолжению процесса выборки новой информации в накопителе 2 и одновременно обеспечивает коррекцию при необходимое - ти информации блоком 8 коррекции.The incoming eighth pulse results in the appearance of level t on the eighth and second outputs of shift register 13 and level O on its fifth output and stores level 1 on its first, sixth and seventh outputs. This corresponds to the continuation of the process of sampling new information in the drive 2 and at the same time provides a correction for the necessary information by the correction unit 8.

Поступающий дев тый импульс приводит к по влению уровн  I наThe incoming ninth pulse leads to the appearance of level I at

|Q | Q

15 20 5 0 д д 15 20 5 0 d d

. .

3535

5five

третьем и дев том выходах регистра 13 сдвига и уровн  О на его шестом выходе и сохран ет уровни 1 на его первом, втором, седьмом и восьмом выходах. Это соответствует продолжению процесса выборки информации в накопителе 2, обеспечивает формирование уровн  О на информационном входе регистра 13 сдвига и одновременно обеспечивает запись ранее выбранной информации в регистр 9 данных .the third and ninth outputs of shift register 13 and level O at its sixth output and stores level 1 at its first, second, seventh and eighth outputs. This corresponds to the continuation of the process of sampling information in the memory 2, ensures the formation of a level O at the information input of the shift register 13 and at the same time ensures the recording of the previously selected information in the data register 9.

Поступающий дес тый импульс приводит К по влению уровн  1 на четвертом выходе регистра I3 сдвига и уровн  О на его первом и седьмом выходах и сохран ет уровни 1 на его втором, третьем, восьмом и дев том выходах. Это обеспечивает формирование сигнала -разрещени  считывани  информации с накопител  2 и одновременно обеспечивает передачу ранее считанной информации к другим устройствам вычислительной машины.The incoming tenth pulse results in the appearance of level 1 at the fourth output of shift register I3 and level O at its first and seventh outputs and stores level 1 at its second, third, eighth and ninth outputs. This ensures the formation of a signal for the readout of information from storage device 2 and at the same time ensures the transfer of previously read information to other devices of the computer.

Поступающий одиннадцатый импульс приводит к по влению уровн  1 на п том выходе регистра 13 сдвига и уровн  О на его втором и восьмом выходах и сохран ет уровни 1 на его третьем, четвертом и дев том выходах . Это обеспечивает запись считанной с накопител  2 информации в регистр 5 информации и одновременно обеспечивает продолжение процесса передачи ранее считанной информации к другим устройствам дл  ее записи.The incoming eleventh pulse results in the appearance of level 1 at the fifth output of shift register 13 and level O at its second and eighth outputs and stores level 1 at its third, fourth and ninth outputs. This ensures that information read from accumulator 2 is recorded in information register 5, and at the same time ensures the continuation of the process of transferring previously read information to other devices for recording it.

Поступающий двенадцатый импульс приводит к по влению уровн  1 на шестом выходе регистра 13 сдвига и уровн  О на третьем и дев том выходах и сохран ет уровни 1 на его четвертом и п том выходах. Это дает возможность приема нового сигнала обращени , т,е. блок 10 управлени  находитс  в том состо нии, в котором он был после поступлени  шестого импульса.The incoming twelfth pulse results in the appearance of level 1 at the sixth output of shift register 13 and level O at the third and ninth outputs and stores level 1 at its fourth and fifth outputs. This makes it possible to receive a new reference signal, t, e. control unit 10 is in the state in which it was after the arrival of the sixth pulse.

При поступлении нового кода адреса и нового сигнала обращени  блок 10 управлени  повтор ет свою работу аналогично, начина  с седьмого по дв енадцатый импульс, при этом код адреса может быть произвольным.When a new address code and a new access signal are received, control unit 10 repeats its work in the same way, starting with the seventh-twelfth pulse, and the address code can be arbitrary.

Claims (1)

Формула изобретен и  Formula invented and 1, Запоминающее устройство с коррекцией ошибок, содержащее регистр1, a memory device with error correction, containing a register адреса, информационные входы которого  вл ютс  адресными входами устройства , накопитель, адресные входы которого подключены к выходам регист ра адреса, формирователь кода ошибок , распределитель импульсов, группу сумматоров по модулю два, группу элементов И, блок коррекции, регистр данных, выходы которого  вл ютс  ни- формационными выходами устройства, блок управлени , первый, второй, третий.входы обращени , первый и второй входы задани  режима которого  вл ютс  одноименными входами устрой- ства, первый выход блока управлени  подключен к входу записи регистра,адреса , первые и вторые входы сумматоров по модулю два подключены соответственно к выходам накопител  и выходам распределител  импульсов, выходы формировател  кода ошибок подключены к вторым входам элементов И, выходы которых подключены к вторым входам блока коррекции, информа- ционные входы регистра данных подключены к выходам блока коррекции, отличающеес  тем, что, с целью повышени  быстродействи  устройства, в него введен регистр информации, информационные входы которого подключены к выходам сумматоров по модулю два, первые выходы регистра информации подключены к первы входам блока коррекции и первым вхо- дам формировател  кода ошибок, вторые входы которого подключены к вторым выходам регистра информации, выходы с второго по восьмой блока управлени  подключены соответственно к входам выборки и разрешени  считывани  накопител , входу сброса и счетному входу распределител  импульсов , входу записи регистра информации , соединенным между собой первым входам элементов И и входу записи регистра данных, вход синхронизации блока управлени   вл етс  одноименным входом устройства.addresses whose information inputs are device address inputs, a drive whose address inputs are connected to the address register outputs, an error code generator, a pulse distributor, a modulo group of two, an AND group, a correction block, a data register whose outputs are the information outputs of the device, the control unit, the first, second, third, inversion inputs, the first and second inputs of which mode are the same inputs of the device, the first output of the connection control unit n to the register entry input, addresses, the first and second inputs of modulo-two adders are connected respectively to the accumulator outputs and the pulse distributor outputs, the outputs of the error code generator are connected to the second inputs of the And elements, whose outputs are connected to the second inputs of the correction unit, information inputs The data register is connected to the outputs of the correction unit, characterized in that, in order to increase the speed of the device, an information register is entered in it, the information inputs of which are connected to the outputs of the adders modulo two, the first outputs of the information register are connected to the first inputs of the correction unit and the first inputs of the error code generator, the second inputs of which are connected to the second outputs of the information register, the outputs from the second to the eighth control unit are connected to the sample and read enable inputs, respectively the reset input and the counting input of the pulse distributor, the input of the record of the information register connected to each other by the first inputs of the elements AND and the input of the record of the data register, the synchronization input of the control unit and is the device of the same name. 2, Устройство по п. 1, отличающеес  тем, что блок управлени  содержит триггер, первый и второй инверторы, первый, второй и третий элементы И, элемент ИЛИ,регистр сдвига, информационный вход которого подключен к выходу первого инвертора и первому выходу блока управлени , вход первого инвертора подключен к инверсному выхЬду триггера , установочный вход и вход сброса Которого подключены соответственно к входу обращени  блока управлени  и выходу второго инвертора, тактовый вход регистра сдвига подключен к входу синхронизации блока управлени , первый выход регистра сдвига подключен к первым входам второго элемента И и элемента ИЛИ, выход которого  вл етс  вторым выходом блока управлени , второй вход элемента ИЛИ подключен к третьему выходу регистра сдвига, входу второго инвертора и первому входу первого элемента И, выход которого  вл етс  третьим выходом блока управлени , второй вход первого элемента И подключен к-четвертому выходу регистра сдвига, второй вход второго элемента И подключе к второму входу задани  режима и четвертому выходу блока управлени , выход второго элемента И  вл етс  п тым выходом блока управлени , п тый и дев тый выходы регистра сдвига  вл ютс  соответственно шестым и восьмым выходами блока управлени  первый и второй входы третьего элемента И соединены соответственно с седьмым выходом регистра сдвига и первым входом задани  режима блока управлени .2, the device according to claim 1, characterized in that the control unit comprises a trigger, a first and second inverters, a first, second and third elements AND, an OR element, a shift register, whose information input is connected to the output of the first inverter and the first output of the control unit, the input of the first inverter is connected to the inverse output of the trigger, the setup input and the reset input of which are connected respectively to the inversion input of the control unit and the output of the second inverter, the clock input of the shift register is connected to the synchronization input of the control unit , the first output of the shift register is connected to the first inputs of the second element AND and the OR element, the output of which is the second output of the control unit, the second input of the OR element is connected to the third output of the shift register, the input of the second inverter and the first input of the first AND element whose output is the third output of the control unit, the second input of the first element I is connected to the fourth output of the shift register, the second input of the second element I connected to the second input of the mode and the fourth output of the control unit, the output of the second lementa and is the fifth output of the control unit, fifth and ninth shift register outputs are respectively the sixth and the eighth control unit outputs the first and second inputs of the third AND gate connected respectively with the seventh shift register output and first input of the setting mode of the control unit.