SU1495855A1 - Запоминающее устройство с коррекцией ошибок - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, в частности к запоминающим устройствам с коррекцией ошибок. Цель изобретени  - повышение быстродействи  устройства путем совмещенного выполнени  последовательных операций считывани  информации. Устройство содержит регистр 1 адреса, накопитель 2, сумматоры 3 по модулю два, распределитель 4 импульсов, регистр 5 информации, блок 6 коррекции, формирователь 7 кода ошибок, элементы И 8, регистр 9 данных и блок 10 управлени . В устройство введен дополнительный регистр, входы которого подключены к информационным выходам накопител , а выходы - к блокам обнаружени  и коррекции ошибок. Запись считанной из накопител  информации в регистр позвол ет совместить во времени обнаружени  и исправление ошибок, и считывание новой информации из накопител . 1 з.п. ф-лы, 2 ил.

Description

;0

СП

СХ)

.сд сд

314

Изобретение относитс  к вычислительной технике, в частности к запоминающим устройствам с коррекцией ошибок.

Цель изобретени  - повышение быстродействи  устройства путем совмещенного выполнени  последовательных операций считывани  информации.

j На фиг, 1 представлена функцио-

Iнальна  схема ЗУ с коррекцией ошибок

I на фиг. 2 - функциональна  схема

I блока управлени .

Устройство содержит регистр 1 адреса , информационные входы которого  вл ютс  адресными входами устройства , накопитель 2, сумматор 3 по модулю два, распределитель 4 импульсов , регистр 5 информации, блок 6 коррекции, формирователь 7 кода оши- бок, элементы И 8, регистр 9 данных и блок 10 управлени .

Блок 10 управлени  (фиг. 2) содержит триггер 11, первый инвертор |12, регистр 13 сдвига, элемент ИЛИ J14, первый 15, второй 16 и третий :17 элементы И, второй инвертор 18.

; Устройство работает следующим об- I разом.

I Код адреса поступает на информаци- |онные входы регистра 1 адреса, после :чего на вход обращени  устройства подступает уровнем логического О (в- ;дальнейшем - уровень О) импульсный сигнал обращени  к устройству. Сигнал обращени  устанавливает инверсный выход триггера 11 блока 10 управлени  в состо ние логического О, Сигнал уровн  О с инверсного выхо- да триггера 11 приводит к по влению на выходе первого инвертора 12 уровн  логического 1 (в дальнейшем - уровн /). Сигнал с выхода инвертора 12 поступает на информационный вход регистра 13 сдвига и через первый выход блока 10 управлени  на вход записи регистра 1 адреса. По возрастающему фронту на входе записи регистра 1 адреса производитс  запис поступившего кода адреса. С выходов регистра 1 адреса записанный код адреса поступает на адресные входы накопител  2.

Очередной фронт пр моугольного импульса непрерывной последовательности , условно принимаемый за первый импульс, поступает через четвертый вход блока 10 управлени  на тактовый

0

5 0

5

0

5 0 д д

5

вход регистра 13 сдвига и приводит к по влению уровн  1 на первом выходе регистра 13 сдвига ввиду наличи  Уровн  1 на его информационном входе. Уровень 1 с первого выхода регистра 13 сдвига, поступа  на первый вход элемента ИЛИ I4, приводит к по влению на его выходе уровн  1, который через второй выход блока 10 управлени  поступает на вход выборки накопител  2 и разрешает выборку информации по коду адреса, который присутствует на адресных входах накопител  2.

Одновременно уровень 1 с первого выхода регистра 13 сдвига поступает на первый вход второго элемента И 16 и, в случае наличи  на его втором входе уровне 1, поступающего .через второй вход блока 10 управлени  с входа режима устройства (что соответствует разрешению имитации ошибки), приводит к по влению на выходе первого элемента И 16 уровн  который через п тый выход блока 10 управлени , поступа  на счетный вход распределител  4 импульсов, приводит к формированию уровн  | на одном из очередных выходов распределител  4 импульсов, так как дл  данного случа  уровень 1 с второго входа второго элемента И 16 через четвертый выход блока 10 управлени  поступает на вход сброса распределител  4 импульсов и тем самым разрешает его работу.

Поступающий на вход синхронизации устройства второй импульс приводит к по влению уровн  1 на втором выходе регистра 13 сдвига и-сохран ет - уровень 1 на его первом выходе. Второй выход регистра 13 сдвига не используетс . Наличие неиспользуемого второго выхода регистра 13 сдвига необходимо дл  увеличени  времени выборки информации из накопител  2, Поступающий на выход синхронизации устройства третий импульс приводит к по влению уровн  1 на третьем выходе регистра 13 сдвига и сохран ет уровни 1 на его первом и втором выходах. С третьего выхода регистра 13 сдвига уровень 1 поступает на второй вход элемента ИЛИ I4 и обеспечивает сохранение на его выходе уровн  1. Одновременно уровень 1 с третьего выхода регистра 13 сдвига поступает на первый вход

первого элемента И 15 и ввиду наличи  на его втором входе уровн  О, поступающего с четвертого выхода регистра 13 сдвига, не приводит ft изменению состо ни  его выхода. Одновременно уровень 1 с третьего выхода регистра 13 сдвига поступает на вход второго инвертора 18 и присчитывани  накопител  2 и разрегплет выдачу выбранной инф - рмации на вмхо- ды накопител  2, откуда она поступает на первые входы сумматоров 3 но модулю два, на вторых входах присутствуют уровни О (дл  случа  отсутстви  разрешени  имитации ошибки) или на одном из вторых входов кото

водит, к по влению на его выходе уров- Q рых присутствует уровень 1 (дл  н  О, который, поступа  на сбрасы20

25

Случа  разрешени  имитации ошибки). В первом случае на выходах сумматоров 3 по модулю два по вл етс  информаци , не содержаща  принудительно введенной ошибки, а во втором случае - и принудительно введенной ошибки в одной из соответствующих разр дов , в зависимости от того, на каком из сумматоров 3 по модулю два присутствует уровень 1, поступающий с одного из выходов распределител  4 импульсов. Р нформаци  С выхо- |дов сумматоров 3 по модулю два поступает на информационные входы регистра 5 информации.

Поступающий на вход синхронизации устройства п тый импульс приводит к по влению уровн  1 на п том выходе регистра 13 сдвига, приводит к по вформирование на выхо- зо лению уровн  О на его втором выходе и сохран ет уровни 1 на его третьем и четвертом выходах, С п того выхода регистра 13 сдвига уровень 1 через шестой выход блока 10 управлени  отступает на вход записи регистра 5 информации и производит своим фронтом запись в него информации, поступившей на его информационные входы. Информаци  с первой и второй групп выходов регистра 5 информации поступает на входы формировател  7 кода ошибок, где она анализируетс  на предмет наличи  ошибок и где. формируетс , в случае наличи  ошибок, д5 код ошибок, который поступает на вторые входы элементов И 8. Рабоча  информаци  с первой группы выходов регистра 5 информации поступает также на первую группу входов блока 6 коррекции.

Поступающий на вход синхронизации устройства шестой импульс приводит к по влению уровн  1 на шестом выходе регистра 13 сдвига и уровн  О на его третьем выходе и сохран ет уровни 1 на его четвертом и п том выходах. С третьего выхода регистра 13 сдвига уровень О поступает на второй вход элемента ИЛИ 14 и привающий вход триггера 11, приводит к по влению на его инверсном выходе уровн  1. Сигнал с инверсного выхода триггера 11, поступа  на вход )5 первого инвертора 12, приводит к по влению на выходе первого инвертора 12 уровн  .О, который поступает на информационный вход регистра I3 сдвига . Во врем  присутстви  уровн  О на сбрасывающем входе триггера 11 на его инверсном выходе будет присутствовать уровень 1 независимо от того, какой уровень присутствует на установочном входе триггера 11, Этим и обеспечиваетс  защита от приема преждевременных (до окончани  присутстви  уровн  О на сбрасываю- щеы входе триггера 11) обращений и обеспечиваетс 

дах регистра 13 сдвига импульсов, длительность которых равна длительности трех импульсов, поступающих на вход синхронизации устройства.

Поступающий на вход синхронизации устройства -четвертый импульс приводит к по влению уровн  1 на четвертом выходе регистра 13 и уровн  О на его первом выходе, так как на его информационном входе присутствует уровень О, и сохран ет уровни 1 на его втором и третьем выходах. С первого выхода регистра 13 сдвига уровень О поступает на первый вход второго элемента И 16, и при условии наличи  уровн  I на его втором входе , что соответствует разрешению имитации ошибки, приводит к по влению уровн  О на его выходе, что соответствует окончанию счетного импульса , поступающего на распределитель 4 импульсов. С четвертого выхода регистра 13. сдвига уровень 1 поступает на второй вход первого элемента И 15 и ввиду наличи  на его первом входе уровн  1 приводит к по влению на его выходе уровн  1, который через третий выход блока 10 управлени  поступает на вход разрешени 

35

40

50

55

20

)5

25

)5

зо д5

35

зо д5

40

зо д5

50

водит к по влению на его выходе уровн  О, так как на ei o первом входе уже присутствует уровень О. По вление на выходе элемента ШМ 14 уров :Н  О соответствует окончанию вы- |борки информации с накопител  2. С третьего выхода регистра 13 сдвига уровень О одновременно поступает на первый вход первого элемента И 15 приводит к по влению на его выходе уровн  О, что соответствует окон- шнию выдачи на выход информации с накопител  2. С третьего выхода регистра 13 сдвига уровень О одновременно поступает на вход второго инвертора 18 и приводит к по влению на его выходе уровн  1, который, поступа  на сбрасывающий вход триггера 11, разрешает переключение триггера 11 при поступлении на его установочный вход уровн  О, который может поступать во врем  шестого импульса при совмещенном режиме работы или после окончани  полного цикла работы устройства при обычном режиме работы. Наличие свободного шестого выхода регистра 13 сдвига необходимо дл  увеличени  времени (обработки информации формирователем |7 кода ошибок.

I Поступающий на вход синхрониза- Ьдии устройства седьмой импульс при- Ьодит к по влению уровн  1 на седь мом выходе регистра 13 сдвига и Уровн  О на его четвертом выходе :И сохран ет уровни 1 на его п том и шестом выходах, С седьмого выхода регистра 13 сдвига уровень 1 поступает на первый вход третьего элемента И 17 и в случае наличи  на его втором входе уровн  1, поступающего через третий вход бло14а 10 управлени  с входа режима работы устройства , что соответствует разрешению коррекции ошибок, приводит к по влению на выходе третьего элемента И 17 уровн  , которьй через седьмой выход блока 10 управлени  поступает на первые входы элементов И 8 и разрешает прохождение кода ошибки на вторую группу входов блока 6 коррекций , который производит, при необходимости , коррекцию информации, поступившей на первую группу его- входов.

Поступающий на вход синхронизаци устройства восьмой импульс приводит к по влению уровн  1 на восьмом

5

0

5

0

5

0

5

0

5

выходе регистра 13 сдвига и уровн  О на его п том выходе и сохран ет уровни 1 на его шестом и седьмом выходах. Наличие свободного восьмого выхода регистра 13 сдвига необходимо дл  увеличени  времени коррекции ошибок блоком 6 коррекции.

Поступаюрщй на вход синхронизации устройства дев тый импульс приводит к по влению уровн  1 на дев том выходе регистра 13 сдвига и уровн  О на его шестом выходе и сохран ет уровни 1 на его седьмом и восьмом выходах. С дев того выхода регистра 13 сдвига уровень 1 поступает через восьмо й выход блока 10 управлени  на вход записи- регистра 9 данных и производит запись своим фронтом информации, поступившей на его информационные входы. Записанна  в регистр 9 данных информаци  через информационные выходы устройства поступает на входы других устройств вычислительной машины дл  ее последующей записи .

Поступающий на вход синхронизации устройства дес тый импульс приводит к по влению уровн  О на седьмом выходе регистра 13 сдвига и сохран ет уровни 1 на его восьмом и дев том выходах. С седьмого выхода регистра 13 сдвига уровень О, поступа  на первый вход третьет о элемента И 17, приводит к по влению на его выходе уровн  О, который, поступа  на вторые входы элементов И 8, запрещает дальнейшее поступление кода ошибки на вторую группу входов блока 6 коррекции .

Поступающий на вход сийхрониза- цин устройства одиннадцатый импульс приводит к по влению уровн  О на восьмом выходе регистра 13 сдвига и сохран ет уровень 1 на его дев том выходе. Это необходимо дл  увеличени  времени записи информации другими .устройствами вычислительной машины. Увеличение данного времени повьш1ает достоверность записи информации путем исключени  ошибок, вызванных переходными процессами при передаче ее от одного устройства к другому.

Поступающий на вход синхронизации устройства двенадцатый импульс приводит к по влению уровн  О на дев том выходе регистра 13 сдвига, что

соответствует окончанию полного цикл работы устройства.

При поступлении очередного сиг- нала обращени  устройство работает ансшогичным образом, В случае отсутстви  обращений к устройству и поступлени  на вход синхронизации устройства последующих импульсов блок 10 управлени  сохран ет исходное сое- то ние, при котором обеспечиваетс  возможность приема сигналов обращени к устройству,

В совмещенном режиме предлагаемое ЗУ с коррекцией ощибок при поступле- НИИ первого сигнала обращени  к устройству в течение времени поступлени первых шеСти синхронизирующих импульсов работает аналогично обычному режиму работы. Во врем  шестого импуль са благодар  общей синхронизации процессора и устройства поступают новые код адреса и сигнал обращени , который обеспечивает переключение триггера 11, запись кода адреса в регистр 1 адреса и подачу в течение последующих трех синхронизирующих импульсов уровн  1 на информационный вход регистра 13 сдвига. После этого поступивший седьмой импульс приводит к по влению уровн  1 на седьмом и одновременно на первом выходах регистра 13 сдвига, приводит к по влению уровн  О на его четвертом выходе и сохран ет уровни 1 на его п том и шестом выходах. По вление уровн  1 на первом выходе регистра 13 сдвига соответствует выдаче блоком 10 управлени  нового второго импульса на вход выборки накопител  2, в то же самое врем  по вление уровн  1 на седьмом выходе регистра 13 сдвига обеспечивает прохождение, в случае наличи  разрешени  коррекции ошибки, кода ошибок на вторую груп- пу входов блока 8 коррекции.

Поступающий восьмой импульс приводит к по влению уровн  t на восьмом и на втором выходах регистра 13 сдвига и уровн  О на его п - том выходе и сохран ет уровни 1 на его первом, шестом и седьмом выходах . Это соответствует продолжению процесса выборки новой информации в накопителе 2 и одновременно обеспечивает коррекцию при необходимое - ти информации блоком 8 коррекции.

Поступающий дев тый импульс приводит к по влению уровн  I на

|Q

15 20 5 0 д д

.

35

5

третьем и дев том выходах регистра 13 сдвига и уровн  О на его шестом выходе и сохран ет уровни 1 на его первом, втором, седьмом и восьмом выходах. Это соответствует продолжению процесса выборки информации в накопителе 2, обеспечивает формирование уровн  О на информационном входе регистра 13 сдвига и одновременно обеспечивает запись ранее выбранной информации в регистр 9 данных .

Поступающий дес тый импульс приводит К по влению уровн  1 на четвертом выходе регистра I3 сдвига и уровн  О на его первом и седьмом выходах и сохран ет уровни 1 на его втором, третьем, восьмом и дев том выходах. Это обеспечивает формирование сигнала -разрещени  считывани  информации с накопител  2 и одновременно обеспечивает передачу ранее считанной информации к другим устройствам вычислительной машины.

Поступающий одиннадцатый импульс приводит к по влению уровн  1 на п том выходе регистра 13 сдвига и уровн  О на его втором и восьмом выходах и сохран ет уровни 1 на его третьем, четвертом и дев том выходах . Это обеспечивает запись считанной с накопител  2 информации в регистр 5 информации и одновременно обеспечивает продолжение процесса передачи ранее считанной информации к другим устройствам дл  ее записи.

Поступающий двенадцатый импульс приводит к по влению уровн  1 на шестом выходе регистра 13 сдвига и уровн  О на третьем и дев том выходах и сохран ет уровни 1 на его четвертом и п том выходах. Это дает возможность приема нового сигнала обращени , т,е. блок 10 управлени  находитс  в том состо нии, в котором он был после поступлени  шестого импульса.

При поступлении нового кода адреса и нового сигнала обращени  блок 10 управлени  повтор ет свою работу аналогично, начина  с седьмого по дв енадцатый импульс, при этом код адреса может быть произвольным.

Claims (1)

1. Формула изобретен и  

   1, Запоминающее устройство с коррекцией ошибок, содержащее регистр

   адреса, информационные входы которого  вл ютс  адресными входами устройства , накопитель, адресные входы которого подключены к выходам регист ра адреса, формирователь кода ошибок , распределитель импульсов, группу сумматоров по модулю два, группу элементов И, блок коррекции, регистр данных, выходы которого  вл ютс  ни- формационными выходами устройства, блок управлени , первый, второй, третий.входы обращени , первый и второй входы задани  режима которого  вл ютс  одноименными входами устрой- ства, первый выход блока управлени  подключен к входу записи регистра,адреса , первые и вторые входы сумматоров по модулю два подключены соответственно к выходам накопител  и выходам распределител  импульсов, выходы формировател  кода ошибок подключены к вторым входам элементов И, выходы которых подключены к вторым входам блока коррекции, информа- ционные входы регистра данных подключены к выходам блока коррекции, отличающеес  тем, что, с целью повышени  быстродействи  устройства, в него введен регистр информации, информационные входы которого подключены к выходам сумматоров по модулю два, первые выходы регистра информации подключены к первы входам блока коррекции и первым вхо- дам формировател  кода ошибок, вторые входы которого подключены к вторым выходам регистра информации, выходы с второго по восьмой блока управлени  подключены соответственно к входам выборки и разрешени  считывани  накопител , входу сброса и счетному входу распределител  импульсов , входу записи регистра информации , соединенным между собой первым входам элементов И и входу записи регистра данных, вход синхронизации блока управлени   вл етс  одноименным входом устройства.

   2, Устройство по п. 1, отличающеес  тем, что блок управлени  содержит триггер, первый и второй инверторы, первый, второй и третий элементы И, элемент ИЛИ,регистр сдвига, информационный вход которого подключен к выходу первого инвертора и первому выходу блока управлени , вход первого инвертора подключен к инверсному выхЬду триггера , установочный вход и вход сброса Которого подключены соответственно к входу обращени  блока управлени  и выходу второго инвертора, тактовый вход регистра сдвига подключен к входу синхронизации блока управлени , первый выход регистра сдвига подключен к первым входам второго элемента И и элемента ИЛИ, выход которого  вл етс  вторым выходом блока управлени , второй вход элемента ИЛИ подключен к третьему выходу регистра сдвига, входу второго инвертора и первому входу первого элемента И, выход которого  вл етс  третьим выходом блока управлени , второй вход первого элемента И подключен к-четвертому выходу регистра сдвига, второй вход второго элемента И подключе к второму входу задани  режима и четвертому выходу блока управлени , выход второго элемента И  вл етс  п тым выходом блока управлени , п тый и дев тый выходы регистра сдвига  вл ютс  соответственно шестым и восьмым выходами блока управлени  первый и второй входы третьего элемента И соединены соответственно с седьмым выходом регистра сдвига и первым входом задани  режима блока управлени .