SU1418725A1

SU1418725A1 - Буферное устройство дл передачи данных

Info

Publication number: SU1418725A1
Application number: SU874182332A
Authority: SU
Inventors: Борис Викторович Махначев
Original assignee: Институт Технической Кибернетики Ан Бсср
Priority date: 1987-01-14
Filing date: 1987-01-14
Publication date: 1988-08-23

Abstract

Изобретение относитс к вьгчисли- тельной технике и позвол ет сократить врем обмена информационными сообщени ми в вычислительных системах и сет х, выполнить функцию передачи данных между асинхронными подсистемами . Синхронизаци и компенсаци пиковой разницы передаваемых между подсистемами данных осуществл ют с с помощью узла оперативной пам ти, доступ к которому организован путем разнесени во времени циклов записи и считывани . Использу двухканаль- ный узел буферировани между передающей подсистемой и узлом оперативной пам ти, осуществл ют обработку передаваемых данных при нахождении информационного кадра данных в узле пам ти с последующей передачей данных из узла пам ти в узел оперативной пам ти до окончани заполнени его первого узла пам ти, подключенного со стороны передающей подсистемы . 4 3. п. ф-лы, 13 ил.

Description

00 Ч

ю

сд

Изобретение относитс к вычислительной технике и может быть использовано дл обработки передаваемых данных в системе их сбора,, обработ- ки и передачи, а также в вычислительных сет х.

Цель изобретени - повьшшние производительности о

На фиг,1 приведена схема устройст за; на фиг.2 - структурна схема узла управлени считыванием; на фиг,3 структурна схема узла управлени записью; на - структурна схема узла адресации оперативной пам ти; на фиг о 5 - структурна схема узла управлени буферированием; на фиг,6 - структурна схема двухканаль ного блока буферировани ; на фиг - структурна схема узла доступа к пам ти; на - структурна схема узла обработки кадра; на фиг,9 - блок-схема алгоритма работы операционного блока; на - блок- схема алгоритма работы блока определени программ обработки кадров данных; на - блок-схема алгоритма работы блока обработки кадра данных; на фиго12 - блок-схема алгоритма работы группы операторов прие™ ма-вьщачи данных; на - блок- схема, алгоритма работы блоков чтени записи массива данныхо

Устройство содержит преобразователь 1 последовательного кода в параллельный , преобразователь 2 параллельного кода в последовательный, счетчик 3 импульсов, счетчик 4 импульсов , буферный регистр 5, узел 6 оперативной пам ти, узел 7 управлени считьшанием, узел 8 управлени записью, узел 9 адресации оперативной пам ти, узел 10 синхронизации, узел 11 управлени б;5лферированием, двухканальный блок 12 буферировани узел 13 доступа к пам ти, элемент ШШ 14, узел 15 обработки кадра, вхо 16 данных, вход 17 стробировани принимаемых данных, вход 18 начальной установки, выход 19 данных, вход 20 стробировани выдаваемых данных и выход 21 сигнала сопровождени данных , буферный регистр 22,

Преобразователь 1, счетчик 3 и буферный регистр 5 образуют блок преобразовани последовательного кода в параллельный, а преобразователь 2, счетчик 4 и буферный регистр 22 5

0

5

0

5

0

5

0

5

блок преобразовани параллельного кода в последовательньй о

Узел 7 управлени считыванием (фиг,2) содержит триггеры 23 и 24 и элементы И 25-28о

Узел 8 управлени записью (фиг.З) содержит триггеры 29-31, элементы И 32-36 и элемент ИЛИ 37.

Узел 9 адресации оперативной пам ти (фиг,4) содержит триггер 38, мультиплексор 39 и счетчики 40 и 41.

Узел 11 управлени буферированием (фиго 5)содержит триггеры 42-44, элемент И 45, элемент НЕ 46 и счетчик 47«

Двухканальный узел 12 буферировани (фиг.6) содержит узлы 48 и 49 пам ти и мультиплексоры 50-52

Узел 13 доступа пам ти (фиг,7) содержит реверсивный счетчик 33, элементы ИЛИ 54-56 и триггер 57.

Узел 15 обработки кадра (фиг„8) содержит оперативный блок 58, селектор 59 сигналов выборки, блок 60 прерывани , элементы И 61-65, группу элементов И 66 и элемент ИЛИ 67„

В качестве блока 58 может быть использован программируемый периферийный контроллер

Алгоритм работы операционного блока (фиг,9) содержит группу 68 операторов обработки прерывани , оператор 69 ввода-вывода Чтение прерывани , группу 70 операторов анализа причины прерывани , группу 71 операторов начальной установки параметра ветвлени , блок 72 определени программ обработки кадров данных, блок 73 обработки кадра данных, оператор 74 ввода-вывода ГашенИе 1-го флага прерывани , оператор 75 ввода-вывода Гашение 2-го флага прерывани , оператор 76 ввода- вывода Завершение обработки, группу 77 операторов выхода из прерывани , вход 78 прерывани и выход 79 прерывани .

Алгоритм работы блока 72 определени программ обработки кадров данных (фиг. 10). содержит переменную 80 ветвлени , оператор 81 чтени переменной ветвлени , оператор 82 анализа услови ветвлени , группу операторов 83 передачи управлени , группу входом 84 установки переменной ветвлени , вход 85 и группу выходов 86 передачи управлени .

Алгоритм работы блока 73 обработки кадра данных (фиг.11) содержит группу операторов 87 приема-выдачи

10

15

20

25

31418725

анных, группу 88 операторов перераотки данных, группу 89 операторов рисвоени значени переменной ветвени , оператор 90 передачи управлеи , вход 91, группу выходов 92 установки переменной ветвлени и выход 93 передачи управлени

Алгоритм работы группы операторов 87 приема-выдачи данных (фиг.12) соержит оператор 94 ввода-вывода Установить режим чтени -записи, группу блоков 95 чтени -записи массива анных, вход 96 и выход 97.

Алгоритм работы группы блоков 95 тени -записи массива данных (фиг.13) содержит оператор ввода-вывода 98 Установить адрес доступа, группу 99 операторов организации цикла чтени -записи , оператор 100 ввода-вывоа Читать (записать) слово, оператор 101 шага в цикле, оператор 102 нализа выхода из цикла, оператор 103 ввода-вывода Инкрементировать (декрементировать) адрес, вход 104 и выход 105о

Устройство работает следук цим бразом.

Работа устройства начинаетс с поступлением иьшульса по входу 18 на зо чальной установки, при этом устанавиваютс в исходное состо ние счетик 3 импульсов, счетчик 4 импульсов с зел 8 управлени записью, узел 9 оступа к оперативной пам ти, узел 10 синхронизации, узел 11 управлени буферированием и узел 15 обработки кадра.

Затем на вход 16 устройства поступает двоична последовательность дан- ных, сопроволщаема импульсами по входу 17 стробировани принимаемых анны. С поступлением по входу 17 числа импульсов, кратных разр дности кода данных, на выходе преобразовател 1 формируетс очередной параллельный код поступающих данных, о чем сигнализирует импульс переполнени счетчика 3 импульсов.

С каждым переполнением счетчика 3 импульсов импульс с его выхода поступает на вход буферного регистра 5, обеспечива прием в него очередного сформированного кода данных, а также этот импульс посагупает на вход узла 11 управлени буферированием.

По поступлении ка дого такого импульса узел 11 синхронно с синхроимпульсом с выхода узла 10 выдает

им ст ко ва пе уз па ад ос са по вь ч

по за ри уп но ще п уз хо но са ве

на ще ни сч за вх гр ны пе к ка за вы , f. вх ра но кл ст го вх т ве ни к от ще це

35

40

50

55

0

5

0

25

зо

импульс по своему выходу сигнала стробировани записываемых данных, который поступает на вход стробировани блока 12 буферировани , обеспечива запись в очередную чейку узла пам ти блока 12 кода данных буферного регистра 5 по адресу, поступающему с выхода узла 11 на группу адресных входом С:лока 12, после чего осуществл етс сдвиг указател адреса очередной чейки блока 12 на одну позицию и на группу выходов узла 12 вьщаетс адрес очередной (свободной) чейки блока 12.

Этот процесс повтор етс с каждым поступлением и тульса на вход узла 11 до тех пор, пока не произойдет заполнение узла пам ти блока 12 буферировани , что вы вл етс узлом 11 управлени буферированием при очередном сдвиге в узле 11 указател текущего адреса очередной чейки узла пам ти по переполнению счетчика 47 узла 11 о При этом на управл ющем выходе узла 11 происходит смена пол рности сигнала, а на его выходе запро-. са освобождени буфера вьщаетс соот ветствующий импульс о

Сигнал с выхода узла 11, поступа на управл ющий вход блока 12, осуществл ет :подклк1чение цепей управлени (цепей адреса управлени записью- считыванием и цепи сигнала выборки) заполненного узла пам ти к группе входов блока 12 (соответственно,к группе выходов узла 13 доступа к буферу ) , подключение цепей входов данных заполненного узла пам ти к группе входов блока 12 (соответственно, к выходам данных узла 15 обработки кадра) и подключение выходов данных заполненного узла пам ти к группе выходов блока 12 (соответственно, к ,f. входам данных узла 15 обработки кадра и к входамданных узла 6 оперативной пам ти), а также осуществл подключение входов считывани -записи, стробировани и адреса освободившегос узла пам ти соответственно к входу чтени -записи блока 12 (к потенциалу нулевого сигнала), к стро- бируюцему входу блока 12 (соответственно , к выходу сигнала стробировани записываемых данных узла 11) и к группе адресных входов узла 12 (соответственно , к группе выходов текущего адреса узла 11) и подключени цепей входов данных свободного (осво35

40

50

55

бодившегос ) узла пам тт: к группе входов данных блока 12 (соответственно , к группе выходов данных буферного регистра 5),

Импульс запроса освобождени буфера , поступающий с выхода узла 11 на вход прерывани узла 15 обработки кадра, вызывает к исполнению соответ™ ствующую программу обработки поступившего кадра данных. Узел 15 обработки кадра осуществл ет обработку данных, наход щихс в узле 49 пам ти блока 12, в соответствии с исполн е

87256

довательность из четырех импульсов записи, осуществл ющих следующие действи .

„ Первьм выдаваемый по выходу узла 8 тактовый импульс установки указател адреса записи, поступа на соответствующий вход узла 9 адресации оперативной пам ти, устанавливает на 10 его выходах признак режима записи и адрес, записанньй в его указателе адреса чейки записи.

Второй вьщаваемый по первому выходу тактовый импульс пересылки данных

мой операционным блоком узла 15 прог-ig поступает на вход сигнала выборки уз- раммной обработки, котора может ла 13 доступа к пам ти, обеспечива включать операторы ввода-вывода При исполнении этих операторов управл ющие сигналы поступают с выходов

20

узла 15 на соответствуюи ие входы узла 13 доступа к пам ти, признаки операторов ввода-вывода - с группы выходов данных узла 15 на соответствующие входы узла 13, выдаваемые из узла обработки данные - с выходов узла 15 на входы блока.12, принимаемые в узел 15 данные - с выходов блока 12 на входы узла 15 обработкио Благодар этому обеспечиваетс возможность обработки данных, содержа™ щихс в узЛе пам ти блока 12 По за- верщении процесса обработки наход щегос в узле пам ти блока 12 кадра данных программа операционного блока присваивает переменной новое значение, соответствующее программе обработки следующего кадра данных, устанавливает в узле 11 нулевой адрес доступа и в завершение процесса обработки исполн ет оператор 3авершение обработки , результатом исполнени которого вл етс выдача по выходу блока 15 обработки соответствунщего импульса, который, поступа на вход режима узла 13 доступа к пам ти, переводит последний в режим чтени данных узла пам ти блока 12 и поступает также на разрешение тактовых импульсов узла 8 управлени записью,

Узел 8 управлени записью осуществл ет синхронизацию этого импульса с импульсом, поступающим с узла Ю обеспечива включение процесса вьща- чи тактовых импульсов управлени процессом последовательной пересылки данных из чеек узла пам ти блока 12 и последовательные чейки узла 6 оперативной пам ти. При этом при пересыпке каждого слова вьщаетс послесчитывание и вьздачу на входы данных оперативной пам ти содержимого чейки узла пам ти блока 12, адрес которой зафиксирован в узле 13 доступа

30

35

К пам ти, а также поступает через элемент ИЛИ 14 на вход узла 6 оперативной пам ти, обеспечива запись прочитанных данных в очередную чей- 25 ку оперативной пам ти по адресу, поступающему по соответствующим входам адреса узла 6,

Третий выдаваемый по выходу тактовый импульс приращени адреса записи узла 8, поступа на соответствующий вход узла 9, производит сдвиг указател адреса записи на одну позицию,

Четвертьш вьщаваемый по выходу тактовьй импульс приращени адреса считывани узла 8, поступа на вход узла 13, производит в нем сдвиг указател адреса считывани (инкремиро- вание содержимого счетчика 53) данных из блока 12 на одну позицию. При этом пересылка одного слова из блока 12 в чейку узла 6 оперативной пам ти завершаетс . Процесс пересылки данных циклически повтор етс и продолжает- с до тех пор, пока не освободитс узел пам ти блока 12, что вы вл етс по переполнению счетчика 53 узла 13 при поступлении на его вход инкре- ментировани адреса импульса после считывани данных из последней чейки узла пам ти блока 12, При этом соот- ветствукидий импульс переполнени с выхода узла 13 поступает на второй вход блокировки тактовых импульсов узла 8 управлени записью, осуществл блокировку вьщачи тактовых импульсов записи, и поступает также на выход 21 сигнала сопровождени данных устройства, сигнализиру о поступлении в оперативную пам ть

40

45

50

55

поступает на вход сигнала выборки уз- ла 13 доступа к пам ти, обеспечива

считывание и вьздачу на входы данных оперативной пам ти содержимого чейки узла пам ти блока 12, адрес которой зафиксирован в узле 13 доступа

0

5

К пам ти, а также поступает через элемент ИЛИ 14 на вход узла 6 оперативной пам ти, обеспечива запись прочитанных данных в очередную чей- 5 ку оперативной пам ти по адресу, поступающему по соответствующим входам адреса узла 6,

0

5

0

5

очередного информационного кадра данных .

После этого на вход 20 стробирова ни вьщаваемых данных начинают поступать синхроимпульсы, ньдаваемые принимакщей подсистемой. Поступление на вход 20 устройства 1-го импульса стробировани выдаваемых данных приводит к переполнению счетчика 4 импульсов, что приводит к выдаче по его выходу переполнени соответствующего сигнала, поступающего на вход разблокировки тактовых импульсов узла 7 управлени считыванием , вырабатываемые тактовые импульсы которого обеспечивают управление считыванием очередного слова данных из чейки узла 6 оперативной пам ти и пересылку его в буферный регистр 22. При этом вьщаютс следующие три тактовых импульса,

Первьм, выдаваемый по выходу элемента И 25 узла 7, тактовьй импульс установки указател адреса считывани группы, поступа на соответствующий вход узла 9, устанавливает на его выходах признак режима считывани и адрес, записанный в указателе адреса чейки считывани .

Второй, вьщаваемьш по выходу элемента И. 26 узла 7, тактовый импульс пересылки данных, поступа через элемент ИЛИ 14 на вход узла 6 оперативной пам ти, обеспечивает чтение и выдачу данных из чейки, пам ти на выходы узла 6, Этот же тактовый импульс поступает на вход регистра 22, обеспечива запись в него прочитанных из узла 6 данных

Третий, выдаваемый по выходу элемента И 27 узла 7, тактовьй импульс приращени адреса считывани , поступа на соответствующий вход узла 9, производит сдвиг указател адреса .считывани на одну позицию.

На этом заканчиваетс чтение и передача слова из очередной чейки узла 6 в буферный регистр 22, после чего вьщача тактовых импульсов прекращаетс ,

г

Поступающий по входу 20 устройства импульс стробировани предпоследнего разр да приводит к возникновению на выходе счетчика 4 сигнала 55 св зей устройства в принимающую подзаполнени , который, поступа на вход режима преобразовател 2, обеспечивает пересьшку содержимого буферного регистра 22 в преобразователь 2 синхронно с поступлением по входу 20 устройства последнего импульса строби- ровани с одновременной выдачей на

выход 19 устройства значени старшего разр да пересылаемого кода данных Поступление по входу 20 каждого следующего импульса стробировани выдаваемых данных приводит к вьщаче синхронно с ним по выходу 19 значени

следующего разр да вьщаваемой двоич- . ной последовательности, С поступлением последнего импульса на вход счетчика 4 на его выходе вновь воз-

никает сигнал переполнени , который аналогично описанному инициирует процесс пересылки следующего слова данных из очередной чейки узла 6 в буферный регистра 22 устройства,

т.е, к моменту завершени преобразовани и вьщачи данных по выходу 19 следующа порци (слово) данных находитс в буферном регистре 22„ Процесс тактировани выдаваемых

данных со стороны принимающей подсистемы и процесс пересылки следую- щего слова данных из очередной чейки узла 6 в буферный регистр 22 устройства развиваютс параллельно и

независимо одни от другого. Однако последний завершаетс раньще выдачи последнего бита, поступившего на преобразователь 2, благодар тоьту что при примененг-ш устройства вьщерживают соответствующее ограничение на максимальную частоту поступлени импульсов стробировани выдаваемых данных, определ емое разр дностью преобразовател 2 и быстродействием

основного тактового генератора узла 10 синхронизации.

Принимающа подсистема должна подсчитывать число импульсов, поступивших по выходу 21 устройства за врем

сеанса обмена, так как это число определ ет количество слов (кратных объему М узла пам ти блока 12), пос-. тупивших за врем обмена в узел 6 оперативной пам ти

50

О начале следующего сеанса обмена передающа подсистема сообщает сигна- лом начальной установки, который поступает на ;вход 18 устройства и вне

систему в виде сигнала начала сеанса св зи. После этого процесс обработки передаваемых между подсистемами данных осуществл етс описанным образом.

Благодар разнесению во времени синхроимпульсов доступа к основной пам ти при записи и считывании реализована возможность -одновременного существовани процесса передачи данных из узла пам ти блока 12 буфери- ровани в узле 6 и процесса передачи данных из узла 6 в буферный регистр 22 (и далее на выход 19 устройства), что обеспечивает возможность непрерывного обмена данными меткду подсистемами , работанлцими с различными или измен ющимис скорост ми передачи

Claims

Формула изобретени

1. Буферное устройство дл передачи данных, содержащее блок преобразовани последовательного кода в параллельный , блок преобразовани параллельного кода в последовательный, узел оперативной пам ти, узел управ лени считыванием, узел управлени записью, узел адресации оперативной пам ти и узел синхронизации, причем информационный вход блока преобразовани последовательного кода в параллельный вл етс входом данных устройства, синхровход блока преобразовани последовательного кода в параллельньш вл етс входом строби ровани принимаемых данных устройства , перва и втора группы выходов узла синхронизации соединены соответ ственно с первой и второй группами синхровходов узла управлени записью группа тактовых выходов которого соединена с группой входов установки адреса записи узла адресации оператив-

ла синхронизации соединена с группой синхровходов узла управлени считыванием , группа тактовых выходов которого соединена с группой входов уста- новки адреса чтени узла адресации оперативной пам ти, группа выходов которого соединена с группой адресных входов узла оперативной пам ти, группа информационных выходов которо- го соединена с группой информационных входов блока преобразовани параллельного кода в последовательньй, первьй синхровход которого вл етс входом стробировани выдаваемых дан- ных устройства, а выход готовности соединен с входом разрешени узла управлени считыванием, тактовьм выход которого соединен .с вторым синхровхо20

35 40

45 gQ gg 18725 0

дом блока преобразовани параллельного кода в последовательный, выход которого вл етс выходом данных устройства , отличающее с тем, что, с целью повьшени производительности , устройство содержит узел управлени буферированием, двухканаль- ный блок буферировани , узел доступа

Q пам ти, элемент ИЛИ и узел обработки кадра, причем вход начальной установки узла обработки кадра соединен с установочными входами блока преобразо- вани последовательного кода в паралjg лельный, блока преобразовани параллельного кода в последовательньй, уз- . ла управлени буферированием, узла

управлени записью, узла адресации оперативной пам ти, узла синхронизации и вл етс входом начальной установки устройства,, выход готовности блока преобразовани последовательного кода в параллельньй соединен с входом разрешени узла управлени буферированием, выход запроса которого соединен с входом прерывани узла обработки кадра, группа информационных выходов которого соединена с первой группой информационных входов двухканального блока буферировани и группой информационных входов узла доступа к пам ти, группа адресных и управл ющих выходов которого соединена с первыми входами адреса чтени -записи и строба двухканального блока буферировани , втора группа выходов узла синхронизации соединена с группой синхровходов блока управлени буферированием, группа адресных и управл юиц х выходов которого соединена с вторыми входами ад- ре.са, строба и управл ющим входом двухканального блока буферировани .

25

30

второй вход чтени -записи которого соединен с шиной нулевого потенциала устройства, группа информационных выходов блока преобразовани последовательного кода в параллельный соединена с второй группой информационных входов двухканального блока буферировани , группа информационных выходов которого соединена с группами информационных входов узла оперативной пам ти и узла обработки кадра, группа адресных выходов которого соединена с группой входов установки адреса узла доступа к пам ти, строби- рующий выход которого вл етс выходом сигнала сопровождени данньк уст111

ройства и соединен с входом запрета узла управлени записью, выход приращени адреса которого соединен с входом приращени адреса узла доступа к пам ти, выход разрешени записи угла обработки кадра соединен с входом режима узла доступа к пам ти и с входом разрешени узла управлени записью, тактовьш выход которого сое- динен с тактовым входом узла доступа к пам ти и с первым входом элемента ИЛИ, тактовый выход узла управлени считыванием соединен с вторым входом элемента ИЛИ, выход которого соединен с входом записи чтени узла оперативной пам ти.

2.Устройство по п.1, о т л и ч а- ю щ е е с тем, что двухканальный
блок буферировани содержит два узла пам ти и три мультиплексора, причем первые группы информационных входов первого и второго мультиплексоров объединены и образуют первую группу информационных входов, первые входы адреса, чтени -записи и строба блока вторые группы информационных входов первого и второго мультиплексоров объединены и образуют вторую группу информационных входов, вторые входы адреса, чтени -записи и строба блока группа выходов первого и второго мультиплексоров соединена с входами данных адреса, записи-чтени и строба соответственно первого и второго узлов пам ти, выходы которых соединены соответственно с второй и первой груп пами информационных входов третьего мультиплексора, выходы которого вл ютс группой информационных выходов узла, управл ющие входы первого, второго и третьего мультиплексоров объединены и вл ютс управл юш м входом узла.

I

3.Устройство по п,1, о т л и ч а- ю щ е е с тем, что узел управлени записью содержит три триггера, группу элементов И, элемент И и элемент ИЛИ, причем вход установки первого триггера соединен с входом установки второго триггера и вл етс входом разрешени узла, первый вход элемента И вл етс вторым входом запрета узла, первый вход элемента ИЛИ вл етс установочным входом узла, выход второго триггера соединен с вторым входом элемента И, выход которого соединен с вторым входом элемента ИЛИ выход которого соединен с входами
5 о Q

5 0 5

5

251 2

сброса первого и второго триггеров, выход первого триггера соединен с вхо- дом данных третьего триггера, выход которого соединен с первыми входами элементов И группы, вход синхронизации третьего триггера и второй вход первого элемента И образуют вторую группу синхровходов узла, вторые входы элементов И группы с второго по четвертый образуют входы соот- , ветственно с первого по третгш первой группы синхровходон узла, выходы первого и третьего элементов И группы образуют группу тактовых выходов узла, выход второго элемента И группы вл етс тактовым выходом узла, выход четвертого элемента И группы вл етс выходом пр1фащени адреса узла.

4, Устройство по п,1, о т л и ч а- ю щ е е с тем, что узел управлени буфер1фованием содержит три триггера, элемент И, элемент НЕ, счетчик, причем вход установки первого триггера вл етс входом разрешени узла, вход синхронизации второго триггера и пер вый вход элемента И образуют группу синхровходов узла, вход сброса счетчика вл етс установочным входом узла , выход первого триггера соединен с входом данных второго триггера, выход которого соединен с вторым входом элемента И, выход которого соединен с входом элемента НЕ, с входом сброса первого триггера и вл етс выходом строба записи узла, выход элемента НЕ соединен со счетным входом счетчика, разр дные выходы которого вл ютс группой адресных выходов узла, выход переполнени счетчика соединен со счетным входом третьего триггера и вл етс выходом запроса, выход триггера вл етс выходом управлени узла.

5. Устройство ПОП.1, отлич а- ю щ е е с тем, что узел доступа к пам ти содержит реверсивньш счетчик, три элемента ИЛИ и триггер, причем установочный и вычитающий входы рл- версивного счетчика, первые входы первого, второго и третьего элементов ИЛИ, вход установки триггера образуют группу входов установки адреса узла, разр дные выходы реверсивного счетчика, выход триггера и выход третьего элемента ИЛИ образуют группу адресных и управл юищх выходов узла , выход переполнени реверсивного счетчика вл етс стробируюш 5м выхо 31418725

дом узла, второй вход первого элемен- ИЛИ вл етс входом режима узла, вы- та ИЛИ вл етс входом приращени ход первого элемента ИЛИ соединен с адреса узла, второй вход третьего эле- суммируюЕцим входом реверсивнйго счет- нента ИЛИ вл етс тактовым входом чика сброса, выход второго элемента узла, второй вход второго элемента ИЛИ соединен с входом сброса триггера.

Фt/&2

5f

31

33

34

Фиг.З

Ф1/&

«

49

7 hH w

г

Фиг,6

57

Фиг. 7

Фиг. 9

т

95.q,

97