SU551702A1 - Буферное запоминающее устройство - Google Patents
Буферное запоминающее устройствоInfo
- Publication number
- SU551702A1 SU551702A1 SU2186052A SU2186052A SU551702A1 SU 551702 A1 SU551702 A1 SU 551702A1 SU 2186052 A SU2186052 A SU 2186052A SU 2186052 A SU2186052 A SU 2186052A SU 551702 A1 SU551702 A1 SU 551702A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- elements
- inputs
- group
- outputs
- same
- Prior art date
Links
Landscapes
- Bus Control (AREA)
Description
(54) БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСГВО
Известное буферное запоминающее устройство содержит поразр дно соединен 1ые регистры, чейки управлени считьшанием и записью, логические элементы И. Недостатками известного устройства вл ютс невысока скорость работы и больише аппаратурные затраты. Наиболее близко к изобретению буферное запоминающее устройство, которое содержит п регистров , одноименные разр дные шины которых соединены последовательно, входы записи регистров , кроме первого, подключены к выходам элементов И, п триггеров, выходные элементы которых соединены с разр дными выходами п-го регистра и п-го элемента И, и шину тактовых импулЕсов. Однако это устройство обладает низким быстродействием, поскольку управление выполнено по многотактной схеме, а регистры выполнены на триггерах с пассивной записью. Цель изобретени - повышение быстродействи устройства. Это достигаетс тем, что буферное запоминающее устройство содержит п элементов ИЛИ первой груп{1Ы, п- 1 элементоп ИЛИ второй группы, элементы НЕ по числу четных регистров, единичные выходы триггеров подключены к первым входам одаоименных элементов ИЛИ первой группы, нулевые выходы триггеров, кроме первого,- к первым входам одноименных элементов ИЛИ второй группы , выходы элементов ИЛИ первой группы соединены с первыми входами одноименных элементов И, выходы элементов ИЛИ второй группы соединень: со вторыми входами предаадуищх элементов И, выходы элементов И подключены ко вторым входам одноименных элементов ИЛИ первой группы и, кроме П--ГО элемента И, - ко вторымвходам последующих элементов ИЛИ второй группы, третьи вТсоды нечетных элементов И соелинепы с шинойтактовых импульсов, подключенной через элементы НЕ к третьим входам четиьгх элементов И. На чертеже дана схема предлагаемого устройства . Устройсгао содержит п регистров 1, одноименные разр ды которых соединены последовательно, п триггеров 2, элементов ИЛИ 3 первой группы, п-I элементов ИЛИ 4 Бтс1Х й группы, п элементрв И 5, элементы HF-, 6 по числу четных регистров
1, шину 7 тактовых импульсов, шину 8 записи информации.
Единичные выходы триггеров 2 подклн ены к первым входам одноименных элементов ИЛИ 3 первой группы, нулевые выходы триггеров 2, крО ме первого (верхний на чертеже)., - к первым входам одноименных элементов ИЛИ 4 второй группы, выходы элементов ИЛИ 3 первой группы соединены с первыми входами одноименных элементо И 5, выходы элементов ИЛИ 4 второй группы соединены со вторыми входами предыдущих элементов И 5.
Выходы элементов И 5 подключены ко вторым входам одноименных элементов ИЛИ 3 первой группы и, кроме п-го элемента И (нижний на чертеже), - ко вторым входам последующих элементов ИЛИ 4 второй группы, третьи входы нечетных элементов И 5 соединены с шиной 7, подключенной через элементы НЕ 6 к третьим входам четных элементов И 5. Ко входу первого триггера 2 подключена шина 8, ко входу последнего элемента И 5 - шина 9 считьшани информавдй. Устройсгао также содержит выходные элементы И 10 дл вывода информации и входрой регистр 11.
Устройство работает следующим образом.
На шину 7 посто нно гэступают тактовые импульсы , частота которых не ниже частоты записи информации. Дл записи информации в запоминающее устройство на шину 8 поступает импульс, по которому первое слово записываетс в регистр И, одновременно первый триггер 2 устанавливаетс в единичное состо ние. Единичный потенциал с выхода первого триггера 2, проход через первый элемент ИЛИ 3, открывает по первому входу первый элемент И 5. По второму входу элемент И 5 в этот момент открыт потенциалом с элемента ИЛИ 4. Тактовый .импульс, проход первый элемент И 5, устанавливает первый триггер 2 в нулевое состо ние , а второй триггер 2 - в единичное и переписывает ин opмaцию из регистра 11 в первый регистр 1. По заднему фронту тактового импульса срабатьшает второй элемент И 5, второй триггер 2 устанавливаетс , в нулевое состо ние, третий триггер 2 - в единичное, и слово из первого регистра 1 переписываетс во второй регистр 1.
Д альнейшее продвижение информации из регистра в регистр осуществл етс аналогично.
Обратна св зь между элементами И 5 и элементами ИЛИ 3 и 4 предотвращает обрезание нкшульсов на выходе элементов И 5, обешечива
надежную перезапись информации из регистра в регистр и установку триггеров 2, Через тактовых импульсов (где п-количество регистров 1) первое слово окажетс в последнем, п-ом регистре.
При считьша1шн информации на шину 9 считывани информации подаетс импульс и первое слово через элементы И 10 вьтодитс из устройства. Если последующий регистр 1 зан т, то сигнал с нулевого выхода триггера 2 поступает через одноименный
элемент ИЛИ 4 на вход элемента И 5 предыдущего разр да, блокиру перезапись информации в этот регистр. При освобождении последующего регистра происходит обнуление соответствующего триггера и разблокировка элемента И 5, служащего дл перезаписи информации из предыдущего регистра.
По переднему фронту тактового импульса переписьшаетс информаци из четного регистра 1 в нечетный, по заднему фронту происходит перезапись информации из нечетного регистра 1 в четный .
Claims (1)
- Формула изобретениБуферное запоминающее устройство, содержащее п регистров, одноименные разр дные пшны которых соединены последовательно, а входы записи регистров, кроме первого, подключены к выходам элементов И, п триггеров, выходные элементы И, входы которых соединены с разр дными выходами п-го регистра и п-го элемента И, и шину тактовых импульсов, отличающеес тем, что, с целью згвеличени быстродействи , оно содержит п элементов ИЛИ первой группы, п-1 элементов ИЛИ второй группы, элементы НЕ по числу четных регистров, единичные выходы триггеров подключены к первым входам одноименных элементов ИЛИ первой группы, нулевые выходы триггеров, кроме первого, - к первым входам одноименных элементов ИЛИ второй группы, выходы элементов ИЛИ первой группы соединены с первыми входами одноиме1шых элементов И, выходы элементов ИЛИ второй группы соединены со вторыми входами предыдущих элементов И, выходы элементов И подключены ко вюрьп« входам одноименных элементов ИЛИ первой группы и, кроме п-го элемента И, -ко вторым входам последующих элементов ИЛИ второй группы, третьи входы нечетных элементов И соединены с ишной тактовых импульсов, подключенной через элементы НЕ к третьим входамчетных элементов И.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU2186052A SU551702A1 (ru) | 1975-11-03 | 1975-11-03 | Буферное запоминающее устройство |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU2186052A SU551702A1 (ru) | 1975-11-03 | 1975-11-03 | Буферное запоминающее устройство |
Publications (1)
Publication Number | Publication Date |
---|---|
SU551702A1 true SU551702A1 (ru) | 1977-03-25 |
Family
ID=20636159
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU2186052A SU551702A1 (ru) | 1975-11-03 | 1975-11-03 | Буферное запоминающее устройство |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU551702A1 (ru) |
-
1975
- 1975-11-03 SU SU2186052A patent/SU551702A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0364110B1 (en) | Semiconductor memory device having a serial access memory | |
SU551702A1 (ru) | Буферное запоминающее устройство | |
SU1185325A1 (ru) | Устройство для поиска заданного числа | |
SU1107118A1 (ru) | Устройство дл сортировки чисел | |
SU496604A1 (ru) | Запоминающее устройство | |
SU750568A1 (ru) | Буферное запоминающее устройство | |
SU943731A1 (ru) | Устройство дл анализа последовательных кодов | |
SU616654A1 (ru) | Блок управлени дл буферного запоминающего устройства | |
SU1564603A1 (ru) | Устройство дл обработки нечеткой информации | |
SU1451773A1 (ru) | Ассоциативно-адресное оперативное запоминающее устройство | |
SU411639A1 (ru) | ||
SU1410053A1 (ru) | Устройство дл асинхронной ассоциативной загрузки многопроцессорной вычислительной системы | |
SU1208562A1 (ru) | Устройство дл редактировани записей в таблицах | |
SU450233A1 (ru) | Запоминающее устройство | |
SU1188788A1 (ru) | Устройство дл переадресации информации в доменной пам ти | |
SU486316A1 (ru) | Устройство дл сортировки данных | |
SU494745A1 (ru) | Устройство дл синтеза многотактной схемы | |
SU459800A1 (ru) | Запоминающее устройство | |
SU1479941A1 (ru) | Устройство дл редактировани записей в таблицах | |
SU1388866A1 (ru) | Устройство дл идентификации записей файла | |
SU1228116A1 (ru) | Устройство дл поиска информации | |
SU1444744A1 (ru) | Программируемое устройство дл вычислени логических функций | |
SU809182A1 (ru) | Устройство управлени пам тью | |
SU670958A2 (ru) | Устройство дл обработки телеизмерительной информации | |
SU1437974A1 (ru) | Генератор псевдослучайных сигналов |