SU1401639A1 - Устройство дл контрол коммутационной системы - Google Patents
Устройство дл контрол коммутационной системы Download PDFInfo
- Publication number
- SU1401639A1 SU1401639A1 SU864119573A SU4119573A SU1401639A1 SU 1401639 A1 SU1401639 A1 SU 1401639A1 SU 864119573 A SU864119573 A SU 864119573A SU 4119573 A SU4119573 A SU 4119573A SU 1401639 A1 SU1401639 A1 SU 1401639A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- input
- switching system
- outputs
- block
- Prior art date
Links
Landscapes
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
изобретение относитс к технике св зи и обеспечивает непрерывный контроль коммутационной системы. Устр-во содержит блок сравнени 1, входные мультиплексоры 2, выходные мультиплексоры 3, блоки 4 коммутации, блок 5 пам ти, регистр 6 управлени , блок 7 тестировани и контролируемую коммутационную систему (ККС) 8 Счетчик времени в ККС 8 вырабатывает тактовые импульсы, синхронизирующие работу всех блоков устр-ва. Непрерывность контрол ККС 8 обеспечиваетс за счет введени блоков 4-7. Но сн етс работа блоков 1, 4, 5, 7, 8. 6 ил.
Description
05
со со
: Изобретение относитс к технике св зи и может использоватьс в системах цифровой коммутации.
Цель изобретени - обеспечение непрерывного контрол коммутационной системы.
На фиг. 1 приведена структурна электрическа схема устройства контрол коммутационной системы; на фиг. 2 - структурна электрическа схема блока сравнени ; на фиг. 3 - структурна электрическа схема блока коммутации; на фиг. 4 - структурна электрическа схема блока пам ти; на фиг. 5 - структурна электрическа схе.ма блока тестировани ; на фиг. 6 - структур- Иа электрическа схема контролируемой коммутационной системы.
Устройство содержит блок 1 сравнени , |входные мультиплексоры 2, выходные мультиплексоры 3, блоки 4 коммутации, блок 5 рам ти, регистр 6 управлени , блок 7 тестировани , подключенный к контролируемой коммутационной системе 8.
Блок 1 сравнени (фиг. 2) содержит пер- йый мультиплексор 1 - 1, блок пам ти, триггер 1-3, элемент 1-4 сравнени и второй мультиплексор 1-5.
Блок 4 коммутации (фиг. 3) содержит элементы И 4-1 и 4-2 и элемент ИЛИ 4-3. ; Блок 5 пам ти (фиг. 4) содержит блок 5-1 полупроводниковой пам ти и элемент :И 5-2.
: Блок 7 тестировани (фиг. 5) содержит элемент 7-1 сравнени и регистр 7-2 : сдвига.
: Контролируема коммутационна систе- :ма 8 (фиг. 6) содержит элементы 8-1 срав- непи , регистры 8-2 сдвига, блоки 8-3 фиксации, счетчик 8-4 времени, выходные преобразователи 8-5 кода, блоки 8-6 пам ти , блоки 8-7 сравнени кодов времени, распределитель 8-8 и блок 8-9 адресной пам ти.
Устройство работает следующим обра- зом.
Коммутаци вход щих и исход щих линий св зи осуществл етс с помощью блока 8-9 (фиг. 6) адресной пам ти контроли- :руемой коммутационной системы 8 (фиг. 1). Блок 8-9 имеет чейки пам ти, закрепленные за вход щими лини ми св зи. Номера чеек пам ти и вход щих линий одинаковы. В чейки пам ти записываютс адреса исход щих линий, с которыми коммутируютс соответствующие вход щие линии. Нри ком- мутации линий св зи в чейки пам ти блока 8-9 записываетс также игнал сх, О, свидетельствующий об установлении соединений . При разъединении в каждую чейку пам ти блока 8-9 записываютс адрес своей исход п1.ей линии св зи и сигнал х 1, который поступает в блок 7 тестировани в моменты считывани информации из чеек пам ти блока 8-9. Сигнал ос, 1 обеспечивает выдачу тестовой комбинации, записанной на регистре 7-2 сдвига (фиг. 5) блока тестировани , в те временные интервалы группового тракта (ГТ), которые обслуживаютс чейками блока 8-9, имеющими сигнал (X 1.
Таким образом, в групповой тракт коммутационной системы выдаетс тест из блока 7 тестировани в сопровождении адреса своей исход щей линии св зи из блока 8-9 адресной пам ти. Этот тест проходит через соответствующие устройства 8-8, 8-6, 8-5 (фиг. 6) коммутационной систе.мы и выдаетс через соответствующий мультиплексор 3 на вход элемента И 4-2 (фиг. 3) блока 4 коммутации.
В это вре.м на другой вход элемента И 4-2 поступает сигнал 1 из регистра 6 управлени . Сигнал о(. 1 пропускает тест через элементы И 4-2, ИЛИ 4-3, который далее проходит через регистр 8-2 сдвига, блок 8-3 фиксации времени (фиг. 6) и поступает на вход элемента 7-1 сравнени (фиг. 5) блока 7 тестировани . В элементе 7-1 производитс сравнение кода сигнала теста, поступивщего из блока 8-3, с кодом из регистра 7-2 сдвига ранее выданного теста. Это сравнение производитс по сигналу «. 1 из блока 8-9 адресной пам ти. Если сравнение произойдет, то работа соответствующих электрических цепей устройства дл контрол коммутационной системы правильна , а если не произойдет, то блок 7 тестировани вырабатывает сигнал 9 1, который вместе с адресом вход щей (исход щей ) линии св зи выдаетс в узел управлени (УУ) коммутационной системы.
При коммутации вход щих и исход щих линий св зи сигналу записываетс не только в блок 8-9 адресной св зи, но и в блок 5 пам ти. Сигнал л считываетс зате.м на регистр 6 управлени , с выхода которого уже поступают на элементы И 4-1 и 4-2 (фиг. 3) два сигнала cXi Ид . Еслиы1 1, то оС( 0. При ct 1 будет открыт элемент И 4-2, пропускающий тест, поступающий через выходной мультиплексор 3 на элемент ИЛИ 4-3, а если ос О ( 1), то будет открыт элемент И 4-1, пропускающий код сигнала, который передаетс по соответствующей вход щей линии и поступает из входного мультиплексора 2 на элемент ИЛИ 4-3. Блок 5 пам ти имеет п чеек, кажда из которых обеспечивает хранение сигналов сс (i 1,2,..., п), считываемых и записываемых на регистр 6 управлени одновременно , что обеспечивает управление сразу п блоками 4. Емкость устройства N п-m линий св зи.
В процессе коммутации линий св зи сигнал ot. поступает в блоки 5 и 8-9 из узла управлени коммутационной системы 8. При этом на вход блока 5--1 (фиг. 4) по
ступают: адрес А чейки пам ти, информаци И, представл юща собой п сигналовед;., и сигналу, , обеспечивающий запись сигналов (, в соответствующую чейку пам ти блока 5-1. Сигнал поступает через эле- мент И 5-2 и обеспечивает в такт г записи занесение информации в блок 5-1. Такты г считывани , г записи и адрес А считывани поступают из счетчика 8-4 времени коммутационной системы.
При тестировании электрических цепей устройства регистр 7-2 сдвига (фиг. 5) обеспечивает поочередную выдачу различных кодов (О, 1) сигналов теста. Тестирование производитс непрерывно до тех пор, пока не будет произведена коммутаци со- ответствующих вход щих и исход щих линий св зи.
При установлении соединени в блок 5 пам ти производитс запись сигнала d О, т. е. одного бита информации дл каждой вход щей линии св зи. При этом чейки пам ти блока 5 закрепл ютс за m вход щими лини ми св зи, обслуживаемыми каждым блоком 4 коммутации. Число разр дов в каждой чейке равно числу блоков 4. Номера линий св зи и блоков 4 коммутации совпадают соответственно с номерами чеек пам ти и разр дов в чейках блока 5 пам ти . Запись сигнала л О в соответствующий разр д чейки пам ти блока 5 обеспечивает прохождение коммутируемых сиг- налов из вход щей линии св зи через блок 4 коммутации.
Считывание сигналов с« из блока 5 пам ти и проключение соответствующей вход щей линии св зи через входной мультиплексор 2 производитс с помощью адреса ли- НИИ 5 из счетчика 8-4 времени коммутационной системы 8. С помощью этого же адреса А обеспечиваетс проключение соответствующих исход щих линий с помощью выходных мультиплексоров 3 при тестировании электрических цепей устройства.
После коммутации вход щих и исход щих линий св зи обеспечиваетс передача сигналов из вход щих линий через входные мультиплексоры 2 и блоки 4 коммутации на входы регистров 8-2 сдига (фиг. 6), которые имеют m + 1 разр дов. Число m + 1 выбрано таким, чтобы была возможность хранить в течение одного цикла работы регистра 8-2 сдвига все гп кодов коммутируемых сигналов предыдущего цикла и поочередно сравнивать их с помощью элемента 8-1 сравнени с последовательно поступающими из входного мультиплексора 2 кодами коммутируемых сигналов нового цикла, которые записываютс на первый триггер регист- ра 8-2 сдвига. При этом на первом и (ш + -Ь 1)-м триггерах регистра 8-2 будут находитьс соответственно новый и старый коды коммутируемых сигналов одного и того же
5
0 о
5 д
5 5
0
входа входного мультиплексора 2, например i-ro.
Если пол рность коммутируемого сигнала в i-й вход щей линии св зи изменилась, то коды коммутируемого сигнала i-й вход щей линии, записанные на первом и (т + -f 1)-м триггерах регистра 8-2, различны, что будет зафиксировано с помощью элемента 8-1 сравнени , который вырабатывает при этом сигнал у 1. Если пол рность сигнала в i-й линии не изменилась, то вырабатываетс сигнал у 0. С помощью сигнала 1 осуществл етс запись в блок 8-3 фиксации времени нового кода сигнала i-й вход щей линии, ранее записанного на первый триггер регистра 8-2 сдвига.
Новый код сигнала записываетс в блок 8-3 фиксации времени вместе с кодом времени , поступающим из счетчика 8-4 времени (фиг. 6). Номер чейки пам ти, в которую записываетс эта информаци , также поступает из счетчика 8-4 времени. Этот номер соответствует адресу линии А, поступающему также в выходные и входные муль- .типлексоры 2 и 3 и в блок 5 пам ти. Число чеек пам ти в блоке 8-3 фиксации времени и их номера соответствуют гп вход щим лини м св зи обслуживаемым соответствующим входным мультиплексором 2.
Счетчик 8-4 времени обеспечивает выработку тактовых импульсов, которые синхронизируют работу всех блоков устройства. С помощью тактовых импульсов производитс циклическое считывание информации из блоков 8-3 фиксации времени и выдача ее в ГТ, по которому она поступает в соответствующие блоки устройства. Через ГТ передаетс код коммутируемого сигнала, код времени, фиксирующий момент времени поступлени сигнала в коммутационную систему , и адрес вход щей линии, из которой поступил сигнал. Адрес вход щей линии поступает в блок 8-9 адресной пам ти и в блок 1 сравнени (фиг. 1,6), код сигнала - в блок 8-9 и в блок 7 тестировани . Код времени проходит через блок 8-9 и поступает в распределитель 8-8. Аналогично код времени проходит и при тестировании электрических цепей устройства.
Кажда чейка пам ти блоков 8-3 фиксации времени считываетс в определенном интервале времени работы ГТ (фиг. 6). В этом же интервале производитс трансформаци (замена) адреса вход щей линии . на адрес исход щей линии .4 с помощью блока 8-9 адресной пам ти, т. е. по адресу АВЛ производитс считывание из блока 8--9 адреса ,. который поступает в распределитель 8-8. С помощью распределител , представл ющего собой дещифратор, производитс распределение коммутируемых сигналов и их кодов времени по блокам 8 -б пам ти. Распределение сигналов осуществ,1 етс путем дешифрации старших разр дов адреса Ацд. Младшие разр ды этого адреса используютс дл определени номера чейки пам ти блока 8-6, в которую записываетс информаци . Блоки 8-6 пам ти имеют по m чеек, номера которых соответствуют номерам исход щих линий, обслуживаемых соответствующими выходными преобразовател ми 8-5 кода. Информаци (код времени ) из чеек пам ти блоков 8-6 считы- ваетс циклически с помощью сигналов из счетчика времени 8-4 и выдаетс на входы блоков 8-7, а адрес исход щей линии св зи , который соответствует номеру считываемой чейки пам ти блока 8-6, и код сигнала выдаютс в выходные преобразовате- ли 8-5 кода.
Код времени, поступающий из блоков 8- 6 пам ти, сравниваетс в блоке 8-7 сравнени кодов времени с кодом времени, по- ступающим из счетчика 8-4 времени. При сравнении этих кодов времени в выходные преобразователи 8-5 кода поступают сигналы , которые обеспечивают распределение с помощью преобразователей 8-5 кодов коммутируемых сигналов, в исход щие линии св зи. Если коды времени в блоках 8-7 различны, то вырабатываютс сигналы S О, которые запрещают выдачу сигналов в исход щие линии.
Контроль электрических цепей коммута- ционной системы после коммутации вход щих и исход щих линий св зи осуществл етс с помощью блока 1 сравнени (фиг. 1 и 2). При этом коммутируемые сигналы из вход щих линий поступают на входы первого мультиплексора 1 - 1, который пропускает их в блок 1-2 пам ти с помощью адреса вход щей линии Авл из ГТ ко.ммутационной системы. Этот же адрес h обеспечивает также с помощью тактов считывани г., и записи Гг. вначале считывание предыдущей информации (кода сигнала) из блока -2 пам ти и запись ее на триггер 1-3, а зате.м запись нового кода сигнала в эту же чейку пам ти блока 1-2.
Коды сигналов, передаваемых по исхо д щим лини м, поступают на входы второго мультиплексора 1-5 и далее с помощью адреса исход щих линий Аил, проход т на элемент 1-4 сравнени . На другой вход элемента 1-4 сравнени поступает код сигнала с триггера 1-3. Адреса А и А.и ЯВ л ютс адресами скоммутированных между собой линий св зи, через которые проход т одни и те же сигналы. Эти сигналы сравниваютс с помощью элемента 1-4 сравнени .
Коммутируемые сигналы, передаваемые по вход щим лини м, проход т через коммутационную систему 8 и выдаютс затем в исход щие линии с задержкой tj. Врем задержки ts обеспечиваетс (реализуетс ) с помощью блока 1-2 пам ти, т. е. при по влении сигнала на вход щей линии св зи он записываетс в блок 1-2, а ровно через цикл работы ГТ коммутационной системы этот сигнал по витс на выходе коммутационной системы 8, и тогда он поступит через второй мультиплексор на вход элемента 1-4 сравнени , а на другой вход этого элемента I-4 поступит этот же сигнал, считанный из блока 1-2 пам ти и записанный на триггер 1-3. Если коммутируемые сигналы будут различны, по сигналу « из блока 8-9 адресной пам ти коммутационной системы поступит из элемента 1-4 сравнени сигнал 0., 1, который свидетельствует 3 том, что устройство неисправно.
Claims (1)
- Формула изобретениУстройство дл контрол коммутационной системы, содержащее блок сравнени , входные мультиплексоры, к информационным входам которых подключены вход щие линии, выходные мультиплексоры, информационные входы которых вл ютс выходами дл подключени информационных выходов контролируемой коммутационной системы, а управл ющие входы входных и выходных мультиплексоров вл ютс входами дл подключени первого управл ющего выхода контролируемой коммутационной системы, от- личающеес тем, что, с целью обеспечени непрерывного контрол коммутационной системы , введены последовательно соединенные блок пам ти и регистр управлени , блоки коммутации, первый и второй входы каждого из которых соединены с выходами соответствующих входных и выходных мультиплексоров , а третий и четвертый входы соединены с соответствующими выходами регистра управлени , блок тестировани , входы и выходы которого вл ютс входами и выходом дл подключени служебных выходов и служебного входа контролируемой коммутационной системы, при этом выходы блоков коммутации вл ютс выходами дл подключени информационных входов контролируемой коммутационной систе.мы, управл ющие входы входных и выходных мультиплексоров соединены с информационным входом блока пам ти, информационные входы входных и выходных мультиплексоров соединены с соответствующими входами блока сравнени , управл ющие входы которого . вл ютс входами дл подключени второго и третьего управл ющих выходов контролируемой коммутационной системы.Г (lHsS/i.2 Hiffl.3Редактор A. Шандор Заказ 2541/56Составитель А. СеселкннТехред И. ВересКорректор О. КравцоваТираж 660ПодписноеВНИИПИ Государственного комитета СССР по делам изобретений и открытий113035, Москва, Ж-35, Раушска наб., д. 4/5 Производственно-нолиграфнческое предпри тие, г. Ужгород, ул. Проектна . 4Фиг. .7
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864119573A SU1401639A1 (ru) | 1986-06-26 | 1986-06-26 | Устройство дл контрол коммутационной системы |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864119573A SU1401639A1 (ru) | 1986-06-26 | 1986-06-26 | Устройство дл контрол коммутационной системы |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1401639A1 true SU1401639A1 (ru) | 1988-06-07 |
Family
ID=21257345
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU864119573A SU1401639A1 (ru) | 1986-06-26 | 1986-06-26 | Устройство дл контрол коммутационной системы |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1401639A1 (ru) |
-
1986
- 1986-06-26 SU SU864119573A patent/SU1401639A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР .NO 543199, кл. Н 04 М 3/22, 1975. Авторское свидетельство СССР № 907864, кл. Н 04 М 3/22, 1982. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0100614A2 (en) | Distributed digital exchange with improved switching system and input processor | |
JPS6023557B2 (ja) | 時分割多重データワード転送装置 | |
JPS6123717B2 (ru) | ||
US4386425A (en) | Switching unit for the transfer of digitized signals in PCM system | |
SU1401639A1 (ru) | Устройство дл контрол коммутационной системы | |
US4894821A (en) | Time division switching system with time slot alignment circuitry | |
KR940004461A (ko) | 데이터전송장치 및 멀티프로세서시스템 | |
US4146748A (en) | Switching arrangement for pulse code modulation time division switching systems | |
US3970794A (en) | PCM time-division multiplex telecommunication network | |
US4339815A (en) | Multiplex connection unit for use in a time-division exchange | |
US3997874A (en) | Time divided switching and concentration apparatus | |
US4186277A (en) | Time division multiplex telecommunications switching network | |
US5754544A (en) | Switching network for the pick-up and forwarding of data streams | |
EP0078634B1 (en) | Switching network for use in a time division multiplex system | |
JPS5834076B2 (ja) | パイロツトシケンホウシキ | |
SU1564623A1 (ru) | Многоканальное устройство тестового контрол логических узлов | |
SU1376087A1 (ru) | Устройство дл тестового контрол и диагностики цифровых модулей | |
SU1506584A1 (ru) | Устройство дл асинхронной коммутации цифровых сигналов | |
SU1751859A1 (ru) | Многоканальный преобразователь последовательного кода в параллельный | |
SU1363227A2 (ru) | Устройство дл сопр жени источников и приемников с магистралью | |
SU1269139A1 (ru) | Устройство дл контрол цифровых узлов | |
SU1212394A1 (ru) | Устройство дл контрол инкубаторов | |
CA1061883A (en) | Data insertion in the speech memory of a time division switching system | |
SU1287155A1 (ru) | Микропрограммное устройство управлени | |
SU1381668A1 (ru) | Цифровое устройство дл управлени ведомым сетью преобразователем |