SU1751859A1 - Многоканальный преобразователь последовательного кода в параллельный - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в многоканальных системах обработки цифровой информации. Цель изобретени  - расширение области применени  преобразовател . Преобразователь содержит шину нулевого потенциала, счетчик, триггеры, де- мультиплексоры, мультиплексоры, элементы НЕ, суммирующий блок, коммутатор, регистр, дешифратор, распределитель, элеИзобретение относитс  к вычислительной технике и может быть использовано в многоканальных системах обработки цифровой информации. Известен преобразователь последовательного кода в параллельный, содержащий генератор тактовых импульсов, счетчики, триггеры, регистр, распределители, формирователи импульсов, элементы И. менты И, элемент ИЛИ, блок контрол  по четности. Сигналы начала сообщени , сопровождени  и последовательной информации подаютс  от каналов соответственно на триггеры, которые опрашиваютс  счетчиком через мультиплексоры При выборке канала счетчик адресует соответствующие  чейки в регистрах и включает распределитель импульсов, обеспечивающий запись бита в регистр и счет прин тых бит данного канала с помощью суммирующего блока, коммутатора и регистра Накопление байтов в параллельном коде обеспечиваетс  в другом регистре, содержимое которого провер етс  на четность блоком контрол  Дешифратор определ ет число бит, равное байту, и через элементы И выдает сигналы готовности информации или сигнал ошибки По окончании цикла обработки бита канала через демультиплексоры сбрасываютс  в нуль соответствующие триггеры что обеспечивает выполнение следующих циклов опроса каналов Управление счетчиком обеспечиваетс  элементом ИЛИ-НЕ 3 ил Недостаток известного устройства заключаетс  в том, что оно обеспечивает преобразование кодов только от одного канала, что ограничивает функциональные возможности и область применени  устройства Наиболее близким к изобретению  вл етс  преобразователь последовательного кода в параллельный, содержащий регистры , блок контрол  по четности, триггер, сл а со сл о

Description

счетчики, дешифратор, элементы ИЛИ-НЕ, элемент НЕ, мультиплексор.

Известное устройство  вл етс  однока- налькым устройством, преобразует последовательные коды в параллельные только с одного направлени  передачи информации. Дл  ис1по|тьзЪвэмй  Известного устройства в многоканальных системах, в которых передача последовательных кодов осуществл етс  по нескольким направлени м, к каждому каналу многоканальной системы подключаетс  известный преобразователь кодов. В этом случае существенно усложн етс  общий комплекс обработки информации , снижаетс  его надежность, возрастают аппаратурные затраты и стоимость. Таким образом, недостатком известного преобразовател  кодов  вл етс  ограниченность области его применени .

Целью изобретени   вл етс  расширение области применени  преобразовател  за счет преобразовани  последовательных кодов в параллельные, передаваемые по нескольким каналам.

На фиг. 1 изображена функциональна  схема многоканального преобразовател ; на фиг. 2 - схема распределител ; на фиг. 3 - временные диаграммы работы.

Устройство содержит шину 1 нулевого потенциала, первую группу триггеров 3, счетчик 2, первый демультиплексор А, вторую группу триггеров 5i-5n, второй демультиплексор б, третью группу триггеров 7i-7n, первый, второй и третий мультиплексоры 8,9,10, элемент ИЛИ-НЕ 11, первый элемент НЕ 12, сумматор 13, коммутатор 14, первый регистр 15, дешифратор 16, распределитель 17, первый элемент И 18, четвертый мультиплексор 19, элемент ИЛИ 20, второй и третий элементы И 21, 22, второй регистр 23, блок 24 контрол  по четности, второй и третий элементы НЕ 25,26, четвертый и п тый элементы И 27,28, входы 29i-29n начала сообщени , входы 30i-30n сигналов сопровождени , входы 31i-31n последовательной информации, входы 32i-32 n сигналов приема информации, адресные выходы 33 преобразовател , выходы 34 параллельной информации, выходы 35 номеров байтов, выход 36 готовности информации, выход 37 сигнала ошибки, тактовый вход 38 преобразовател .

Распределитель 17 (фиг. 2) содержит дешифратор 39, коммутатор 40, элемент НЕ 41 и счетчик 42.

Блоки и элементы устройства могут быть выполнены, например на следующих микросхемах: триггеры 3,5,7 564ТМ2, ечетчикм 2,38 - 564ИН1С мультиплексоры 8,9,10,19. демультиплексоры 4,6 564КП2 , дешифраторы 16,39 - 564ИД1, блок 24 контрол  по четности - 564СА1, сумматор 13 - 564ИМ1, регистры 15,23 - 564ИР11, остальные логические элементы - на микросхемах 564-ой серии. Коммутатор 14 выполнен аналогично коммутатору 40 распределител  17 (фиг. 2).

Устройство работает следующим образом .

Каждому из п каналов, обслуживаемых устройством, соответствует определенный триггер в группах триггеров 3,5,7, например первому каналу - триггеры 3-1,5-1,7-1, п-му каналу - триггеры З-n, 5-п, 7-п Каждый канал перед началом передачи последовательной информации выдает импульсный сигнал начала сообщени  по соответствующему входу 29. Каждый бит последовательной информации канала сопровождаетс 

импульсным сигналом - запроса канала на обслуживание, который подаетс  по соответствую ему входу 30. Биты информации - лог 0 или лог. 1 - поступают по соответствующим входам 31

В исходном состо нии триггеры 3,5,

счетчик 2 устанавливаютс  в нулевое положение (цепи начальной установки на схеме не показаны). При отсутствии сигналов на выходах триггеров 3,5 отсутствуют сигналы

на выходах мультиплексоров 8,9. При этом на выходе элемента ИЛИ-НЕ 11 формируетс  единичный сигнал, который разрешает счет импульсов в счетчике 2 с тактового входа 38 и удерживает в нулевом состо нии

счетчик 42 распределител  17. Пос е подачи тактовых импульсов по входу 38 счетчик 2 начинает работать в режиме циклического счета, причем через мультиплексоры 8,9 и 10 последовательно опрашиваютс  выходы

триггеров 2 5 и 7 соответственно. При преобразовании информации, например, п-го канала, последний выставл ет импульсный сигнал начала сообщени  по входу 29-п и включает соответствующий триггер З-n. При

подключении к сработанному триггеру Зп- мультиплексора 8, на выходе последнего формируетс  единичный сигнал, который подготавливает к открытию элемент И 18 и закрывает элемент ИЛИ-НЕ 11 При этом

запрещаетс  дальнейший счет в счетчике 8, который сохран ет состо ние, соответствующее номеру n-го канала, и снимаетс  сигнал с входа сброса счетчика 38 распределител  17. Кроме того, сигнал с выхода

мультиплексора 8 через элемент НЕ 12 закрывает коммутатор 14 и подаетс  нулевой сигнал на первый вход суммирующего блока 13. Счетчик 2 подключает мультиплексор 9 к триггеру 5-п, мультиплексор 10 - к триггеру

7-п и адресует по входам W и R в регистрах

15,23  чейки, соответствующие n-му каналу. Суммирующий блок 13 совместно с коммутатором 14 и регистром 15 обеспечивают счет числа бит дл  каждого канала. Регистр 15  вл етс  групповым регистром, каждому каналу в нем соответствует определенна   чейка, адресуема  счетчиком 2 по входу W/R и выполн юща  функцию счетчика бит данного канала. Приращение числа бит данного канала осуществл етс  путем сумми- ровани  в одном цикле содержимого этой  чейки с единицей с помощью суммирующего блока 13, запись суммы бит в  чейку производитс  через коммутатор 14 тактовым импульсом, подаваемым на С-вход регистра 15с второго выхода распределител  17. Дл  начальной установки  чейки n-го канала в нее записываютс  нулевой код, что обеспечиваетс  запиранием коммутатора 14. Таким образом, сигнал начала сообщени  п-го канала устанавливает в нуль соответствующую  чейку числа бит регистра 15. После сн ти  сигнала с выхода сброса счетчика 42 включаетс  распределитель 17, выполн ющий один цикл обработки бита информации. Счетчик 42 заполн етс  тактовыми импульсами с входа 1. Состо ние счетчика 42 декодируетс  дешифратором 39 и селектируетс  через коммутатор 40 инверсными тактовыми импульсами с выхода элемента НЕ 41. Так как n-й канал информацию еще не выставил , то триггер 5-п не включен, на выходе мультиплексора 9 сигнал отсутствует, элементы И 21, 22 закрыты. Первый импульс распределител  17 через элемент И 22 не проходит, второй импульс поступает на С- вход регистра 15 и записывает нулевой код в  чейку, адресуемую счетчиком 2. Третий импульс распределител  17 через элемент И 18 подаетс  на информационный вход демультиплексора 4, который адресуетс  счетчиком 2 к тактовому входу триггера 3-п. Триггер 3-п по фронту третьего импульса распределител  17 устанавливаетс  в нуль, так как на его D-вход подаетс  нулевой сиг- нал с общей шины. После сброса триггера 3-п в нуль снимаетс  единичный сигнал выхода мультиплексора 8, открываетс  элемент ИЛИ-НЕ 11. При этом распределитель 17 устанавливаетс  в нулевое состо ние, а счетчик 2 снова включаетс  в режим счета тактовых импульсов и продолжает опрос триггеров 3,5,7. Аналогично обрабатываютс  сигналы начала сообщени  других каналов . Канал П через врем  Т п Тр, где Т - период между битами последовательных кодов , п - число каналов, обслуживаемых устройством , Тр - длительность одного цикла распределител  17, выставл ет первый бит информации последовательного кода по

входу 31-п и со сдвигом во времени импульс сопровождени  по входу 30-п. Импульс сопровождени  устанавливает в единичное состо ние триггер 5/п, а по фронту импульса сопровождени  соответствующий триггер 7-п устанавливаетс  в состо ние лог. О или лог. 1 в зависимости от значени  бита информации n-го канала. При опросе включенного триггера 5-п на выходе мультиплексора 9 формируетс  единичный сигнал, который подготавливает к открыванию элементы И 21, 22 и через элемент ИЛИ-НЕ 11 запускает распределитель 17 и открывает счетчик 2, который адресует n-й канал. Счетчик 2 подключает демультиплексор б к С- входу триггера 5-п. При этом элемент И 18 закрыт нулевым сигналом с выхода мультиплексора 8 и на входы суммирующего блока 13 и управл ющий вход коммутатора 4 подаетс  единичный сигнал с выхода элемента НЕ 12. Первый импульс распределител  17 через элемент И 22 поступает на тактовый вход группового регистра 23. Регистр 23 служит дл  накоплени  байт параллельных кодов дл  всех каналов, аналогично регистру 15 содержит дл  каждого канала  чейку, адресуемую счетчиком 2 по входам W и R и предназначенную дл  накоплени  байта информации данного канала. За счет ебратной св зи с выходом регистра 23 на группу его информационных входов, сдвинутых на один разр д, обеспечиваетс  сдвиг информации по разр дам данной  чейки регистра в процессе ее побитной записи и, таким образом, преобразование последовательной информации в параллельную. Так, например , первый бит записываетс  в первый разр д  чейки. К моменту записи второго бита первый бит по цепи обратной св зи подаетс  с первого выхода регистра 23 на вход его второго разр да. При поступлении второго бита он записываетс  в первый разр д , а во второй разр д  чейки - первый бит. В следующем цикле третий бит запишетс  в первый разр д, второй бит - во второй разр д , первый бит - р третий разр д и т.д. При подаче адреса n-канала со счетчика 2 на входы и Р регистра 23 обеспечиваетс  выборка n-й  чейки дл  одновременной записи в нее кода и считывани  этого кода. Запись кода в  чейку производитс  импульсом, который подаетс  на С-вход регистра 23 с выхода элемента И 22 устройства. Таким образом, первый импульс распределител  17 записывает текущий бит n-го канала и получаемый сдвигаемый байт в соответствующую  чейку регистра 23. Второй импульс распределител  17 подаетс  на С-вход регистра 15, в котором счетчиком 2 адресуетс   чейка n-го канала, содержаща  нулевой

код. Этот код подаетс  на входы суммирующего блока 13, который суммирует его с единицей, подаваемой с выхода элемента НЕ 12. Сумма с выходом блока 13 через коммутатор 14 подаетс  на D-входы регистра 15 и второй импульс распределител  17 формирует в n-й  чейке регистра 15 число прин ти  бит n-го канала (в данном случае - один бит).

Три младших разр да с выходом регистра 15, которые определ ют число бит в байте (8 бит), непрерывно анализируютс  дешифратором 16. До тех пор, пока число бит, равное байту, по n-му каналу не прин то , на выходе дешифратора сформирован нулевой сигнал, который закрывает элементы И 27,28 и через элемент НЕ 26 подготавливает к открыванию элемент И 21. Третий импульс распределител  17 через элементы И 21, ИЛИ 20, демультиплексор 6 подаетс  на тактовый вход триггера 5 и устанавливает его в нуль. После сброса триггера 5-п снимаетс  сигнал на выходе мультиплексора 9, устанавливаетс  в нуль распределитель 17 и снова включаетс  в режим счета счетчик 2. На этом завершаетс  цикл обработки одного бита n-го канала. Аналогично работает устройство при обработке последующих бит л-ro и других каналов.

После накоплени  байта в n-й  чейке регистра 23 дл  n-го канала и числа бит, равного байту, в n-й  чейке регистра 15 на выходе дешифратора 16 формируетс  сигнал , который через элемент НЕ 26 закрывает элемент И 21 и подготавливает к открыванию элемент И 27,28. Накопленный байт с выходом регистра 23 провер етс  на четность блоком 24. При правильной четности байта на выходе блока 24 формируетс  сигнал, который открывает элемент И 27 и через элемент НЕ 25. закрывает элемент И 28. С выхода элемента И 27 по выходу 36 выдаетс  сигнал Информаци  готова, который опрашиваетс  всеми каналами. Одновременно с выходом 33 устройства выдаетс  номер канала, с выходов 35 - номер преобразованного байта, с выходов 34 - параллельный код байта информации, После прин ти  параллельного байта информации n-й канала по соответствующему входу 32п выдает сигнал Информаци  прин та , который через мультиплексор 19, элемент ИЛИ 20, демультиплексор 6 подаетс  на тактовый вход триггера 5п и устанавливает его в нуль. После этого устройство, аналогично описанному, переходит в режим опроса триггеров 3,5,7.

В случае, если п канал по каким-либо причинам не выставил сигнал Информаци  прин та, в текущем цикле работы распре0

5

0

5

0

делител  17 на четвертом выходе через некоторое пороговое врем  формируетс  сигнал , который через элемент ИЛИ 20, демультиплексор 6 устанавливает в нуль триггер 5п и устройство продолжает опрос триггеров 3,5,7.

В случае неправильной четности накопленного байта информации в n-й  чейке регистра 23 блок 2-4 выходной сигнал не формирует.

При этом закрываетс  элемент И 27, через элемент НЕ 25 открываетс  элемент И 28 и по выходу 37 выдаетс  сигнал ошибки, который идентифицируетс  по выходам 33 номера канала и выходам 35 номера байта. В этом случае канал может повторить подачу последовательного кода байта дл  его нового преобразоёани .

Таким образом, в предложенном преобразователе обеспечиваетс  преобразование последовательных кодов в параллельные, поступающих по нескольким каналам, последовательно обслуживаемых устройством, что позвол ет упростить схему многоканальной системы, снизить аппаратурные затраты и стоимость при ее проекти- ровании и изготовлении, расширить область применени  устройства.

Claims (1)

1. Формула изобретени 

   Многоканальный преобразователь последовательного кода в параллельный, содержащий счетчик, тактовый вход которого

    вл етс  тактовым входом преобразовател , коммутатор, выходы которого соединены с соответствующими информационными входами первого регистра, дешифратор, блок контрол  по четности, второй регистр , элемент ИЛИ-НЕ и первый элемент НЕ, отличающийс  тем, что, с целью расширени  области применени  преобразовател , в него введены распределитель группы триггеров, демультиплексоры , мультиплексоры, сумматор, элементы И, элемент ИЛ И, второй и третий элементы НЕ, выходы счетчика соединены с адресными входами мультиплексоров и демультиплесо- ров, входами записи и считывани  первого

   и второго регистров и  вл ютс  адресными выходами преобразовател , выходы триггеров первой, второй и третьей групп соединены с информационными входами соответственно первого, второго и третьего

   мультиплексоров, информационные входы четвертого мультиплексора  вл ютс  сигнальными входами преобразовател , выход соединен с первым входом элемента ИЛИ, выход первого мультиплексора соединен с входим первого элемента НЕ, с первыми

   входами элемента ИЛИ-НЕ и первого элемента И, выход которого соединен с информационным входом первого демультиплексора, выходы которого соединены с тактовыми входами триггеров первой группы, единичные входы которых  вл ютс  соответствующими входами начала сообщени  преобразовател , выход второго мультиплексора соединен с вторым входом элемента ИЛИ-НЕ и первыми входами второго и третьего элементов И, выход второго элемента И соединен с вторым входом элемента ИЛИ, выход которого соединен с информационным входом второго демультиплексора , выходы которого соединены с тактовыми входами триггеров второй группы , единичные входы которых объединены с тактовыми входами одноименных триггеров третьей группы и  вл ютс  соответствующими входами сигналов сопровождени  преобразовател , информационные входы триггеров первой и второй групп подключены к Шине нулевого потенциала, информационные входы триггеров третьей группы  вл ютс  входами последовательных кодов преобразовател , выход третьего демультиплексора соединен с первым информационным входом второго регистра, выходы которого соединены с его соответствующими вторыми информационными входами, с входом блока контрол  по четности и  вл ютс  соответствующими информационными выходами преобразовател , выход блока

   контрол  по четности соединен с первыми входами непосредственно четвертого элемента И и через второй элемент НЕ - п того элемента И, выходы которых

    вл ютс  соответственно выходом сигнала готовности информации и выходом сигнала ошибки преобразовател , выходы первого регистра соединены с соответствующими входами дешифратора и первыми входами сумматора и  вл ютс  выходами номера байта преобразовател , выход первого элемента НЕ соединен с управл ющим входом коммутатора и вторым входом сумматора, выходы которого

   соединены с соответствующими информационными входами коммутатора, выход дешифратора соединен непосредственно с вторыми входами четвертого и п того элементов И и через третий элемент НЕ с вторым входом второго элемента И, первый - четвертый выходы распределител  соединены соответственно с вторым входом третьего элемента И, тактовым входом первого регистра, объединенным вторым

   входом первого элемента И и третьим входом второго элемента И и третьим входом элемента ИЛИ, выход третьего элемента И соединен с тактовым входом второго регистра , выход элемента ИЛИ-НЕ соединен с

   управл ющим входом счетчика и входом пуска распределител , тактовый вход которого подключен к тактовому входу преобразовател .

   i& L