SU1689945A2 - Сумматор последовательного действи - Google Patents
Сумматор последовательного действи Download PDFInfo
- Publication number
- SU1689945A2 SU1689945A2 SU894765152A SU4765152A SU1689945A2 SU 1689945 A2 SU1689945 A2 SU 1689945A2 SU 894765152 A SU894765152 A SU 894765152A SU 4765152 A SU4765152 A SU 4765152A SU 1689945 A2 SU1689945 A2 SU 1689945A2
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- adder
- output
- input
- inputs
- modulo
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
Изобретение относитс к вычислительной технике, может быть использовано при построении надежных арифметических устройств, а также при создании специализированных векторных вычислительных машин и вл етс усо- вершенствованием изобретени по авт. св. № 1488789. Цель изобретени - повышение достоверности суммировани (за счет обеспечени контрол входных и выходных кодов с иррациональным основанием vZ0 Сумматор содержит первый и второй полусумматоры 1 и 2, первый и второй триггеры 3 и 4, первый и второй элементы ИЛИ-НЕ 5 и 6, первый и второй сумматоры 7 и 8 по модулю два, с первого по шестой элементы И 9-14, первый и второй элементы ИЛИ 15 и 16, входы 17 и 18 первых разр дов первого и второго слагаемых сумматора соответственно, входы 19 и 20 вторых разр дов первого и второго слагаемых сумматора выходы 21 и 22 переноса и суммы соответственно первого полусумматора 1, выходы 23 и 24 переноса и суммы соответственно второго полусумматора 2, вход 25 задани двоичного сложени сумматора, вход 26 задани сложени в коде с иррациональным основанием сумматора, тактовый вход 27 сумматора , выходы 28 и 29 первого и второго разр дов суммы сумматора соответственно , третий, четвертый и п тый сумматоры 30-32 по модулю два, выходы 33 и 34 контрол входных кодов, выход 35 контрол выходного кода. .1 ил., 2 табл. а
Description
27 26 25
Изобретение относитс к вычислительной технике, может быть использовано пои построении надежных арифметических устройств, а также при создании специализированных векторных вычислительных машин и вл етс усовершенствованием известного сумматора последовательного действи по авт. св. № 1488789.
Цель изобретени - повышение достоверности суммировани за счет обеспечени контрол входных и выходных кодов с иррациональным основанием 2
На чертеже представлена схема сум™ матора последовательного действи .
Сумматор содержит первый 1 и второй 2 полусумматоры, первый 3 и второй 4 триггеры, первый 5 и второй 6 элементы ИЛИ-НЕ, первый 7 и второй 8 сумматоры по модулю два, элементы И первый 15 и второй 16 элемен ты ИЛИ; входы первых разр дов первого 17 и второго 18 слагаемых сумматора,, ходы вторых разр дов первого 19 и второго 20 слагаемых сумматора,, выхо ,цы переноса 21 и сумгфг 22 первого потусумматора 1, выходы переноса 23 у с/ммы 24 второго полусумматора 2, пход 25 задани двоичного сложени сумматора,, вход 26 задани сложени в коде с иррациональным основанием сумматора, тактовый вход 27 сумматора выходы первого 28 и второго 29 разр дов суммы сумматора, третий 30, четвертый 31 и п тый 32 сумматоры по модулю дваj выходы 33 и 34 контро л зходных кодов, выход 35 контрол выходного кода
Первые входы первого 1 и второго / подусумматоров соединены с входами 17 и 19 параллельного приема двух младших разр дов первого операнда, а вторые входы - с входами 18 и 20 ,параллельного приема двух младших разр дов второго операнда, выход 22 суммы полусумматора. 1 соединен с пер-- вым входом первого сумматора 7 по модулю дваг вторым входом п того элемента И 13 и вторым входом первого ИЛИ-НЕ 5, выход которого поступает ча вход разрешени приема первого триггера 3, выход суммы 24 полусумматора 2 соединен с первым входом второго сумматора 8 по модулю два, вторым входом шестого элемента И 14 ч вторым входом второго элемента ИЛИ-НЕ 6, выход которого поступает на вход разрешени приема второго
триггера 4, первые входы о 5 и второго 6 элементов ИЛИ-ЧЕ подключаютс к тактовому входу 27 с мкатора , выходы элементов И 9,10 и 14 подключены через первый элемент ИЛИ 15 к информационному входу первого триггера 3, выход которого поступает на второй вход первого сумматора 7
по модулю два, чей выход соединен с выходом 28 сумматора, а выходы элементов И 11-13 через второй элемент ИЛИ 16 подключены к информацион- ному входу второго триггера 4, выход
5 которого поступает на второй вход второго сумматора 8 по модулю два, чей выход соединен с выходом 29 сумматора , первые входы элементов 9,11, 13 и 14 подключены к входу 20 задани
0 двоичного сложени сумматора, вторые входы элементов 9, 115 13 и 14 подклю чены соответственно к выходу 23 переноса второго полусумматора 2 и второму входу четвертого элемента
Ь И 12s к выходу 21 переноса первого полусумматора 1 и второму входу второго элемента И 105 третьи входы п того 13 и шестого 1 элементов подключены соответственно к выходам
0 первого 3 и второго 4 триггеров,
первые входы второго 10 и четвертого 12 элементов II - к входу 26 задани сложени в кеде с иррациональным о с нов ггем«
,, Кроме того, первые и вторые входы третьего 30 и четвертого 31 сумматоров по модулю два подсоединены соот - ветственно к входам 17 и 19 первых н вторых разр дов первого слагаемого
У сумматора и входам 18 и 20 первых и вторых разр дов второго слагаемого сумматора, а первый и второй входы лчтого сумматора 32 по модулю два соединены с выходами 28 и 29 первого
j t и второго разр дов суммы сумматора соответственно 0
В системе счислени с основанием Y2 слагаемые числа А и В изобралакиг п следующим образом
((2)п- +an.2(-f)/-ft + .... + ьа,(т12|)+а0()0+а.4(-12Аа.в()в + ...+а-т($Гт;.(1)
В-ЬгмС-ф - +lWi2 r . ,,+Ъ (4J2) + -Ь0(-{2) +Ъи(тЕ +Ь-(Т -к ,0,+
W(2)-M.(2)
Веса разр дов кода с основанием s/2 составл ют последовательность тепеней основани
...16 f2,l6,8l2,8,4 11,4,2 1(2,2, -{Т 1 i 1 чПГ
i-. j.. i. 1. 12. 1 2 2 4 4 8 8
.(3)
a,2
Ґ
п-е
J- ,
+ Ца;21/2; (4) is-m
П-2
+
---m
(5)
Ъ
Из выражени (3) следует, что чет ные степени вл ютс весами разр дов двоичного кода, а нечетные - весами двоичного кода, умноженными на ifl С учетом этого выражени (1) и (2) можно записать п-
A-fiT
jsflH
n-
В i7XZtx2 j--m+
где a-,a: ,bj ,Ь ,Ј JO, 1J и вл ютс цифрами двоично-кодированной системы счислени с основанием д2, a i, j дл n+m разр дных чисел принимают значени
,-m+3, . .-3,-1,1,3,5 , ...,
,m+2, . .-4,-2,0,2,4, .. п-2) .
Первые члены формул (4) и (5) составл ют суммы печатных разр дов кода, а вторые члены - суммы четных разр дов кода с основанием чПГ. Несмотр на то, что члены выражений (4) и (5) объединены общим основанием , они независимы одно от другого, а это позвол ет осуществить одновременную независимую параллельную техническую реализацию операции сложени четных и нечетных разр дов операндов , представленных в кодах с основанием 1(27 и таким образом увеличить быстродействие сумматора. В основу работы сумматора последовательного действи положено сложение двух младших ( первого и второго) одноименных разр дов в двоичной системе счислени с иррациональным основанием |2, которое выполн етс согласно табл.1 и 2.
Если в качестве разрешенных кодовых комбинаций в двоично-кодированной системе счислени с основанием - у2 дл кодировани чисел использовать лишь те, которые содержат четное количество единиц, при этом единицы в разрешенной кодовой комбинации расположены парами, то слагаемые (4) и (5) принимают вид
(6)
А dT+1)) aj2J;
Г$
1 89945
В
о
(-17+о/ ь;
(7)
10
15
20
5
i-Ј
30
/
й
Предлагаемое кодирование позвол ет довольно просто осуществить контроль на нечетность как входных кодов, так и производить текущий контроль выполнени операции суммировани . Признаком искажени кодовой комбинации вл етс нечетность единиц в паре разр дов комбинации. Код позвол ет обнаружить все однократные ошибки0
Сумматор может работать в двух режимах: в режиме сложени операндов, представленных в коде с основанием J2, и в режиме суммировани при двоичном представлении операндов. Первый режим обеспечиваетс подачей единичного сигнала на вход 26 режима работы , а второй - подачей единичного сигнала на вход 25 режима работы.
Последовательный сумматор в режиме сложени чисел в коде с иррациональ- 25 ным основанием $2 работает следующим образом.
Триггеры 3 и 4 перед началом работы устанавливаютс в состо ние О. В каждом такте суммировани на входы 17 и 19 сумматора подаютс два разр да (начина с младшего и следующего за младшим) первого операнда, а на входы 18 и 20 - соответствующие разр ды второго операнда, причем на входы 17 и 19 сумматора поступают 35 одноименные разр ды четных весов с иррациональным основанием |2, а на входы 18 и 20 - одноименные разр ды нечетных весов кода с иррациональным основанием 2. При этом достоверной информацией присутствующей на входах
17,19 и 18, 20, вл етс информаци 11, 00, 00, 11, 11, 11, 00, 00. В случае, если на входах 17, 19 или/и
18,20 присутствуют комбинации 10, 01, 01; 01, 10; 10, 01 ;1(), то на выходах 33 и/или 34 сумматоров 30 и/или 31 по модулю два возникают единичные потенциалы, сигнализирующие
о прекращении операции сложени . Та- кьм образом, осуществл етс контроль входных кодов.
Сложение одноименных достоверных разр дов происходит одновременно и дл четных разр дов осуществл етс по табл.1, а дл нечетных - по табл.2. На вход 26 выбора режима работы поступает единичный сигнал. Параллельно с выхода 21 переноса по45
50
усумматора 1 через элементы И 10 ШШ 15 и с выхода 23 переноса полу- сумматора 2 через элементы К 12 и ЛИ 16 поступают соответственно на г информационный вход триггера 3 сигнал переноса в следующий разр д четного веса кодаэ на информационный вход Триггера 4 сигнал переноса в следуюий разр д нечетного веса кода. Если ю на входы сумматора поданы одинаковые е значени разр дов слагаемых (00 или I1)э то сигнал на выходе суммы полусумматоров 1 и 2 разрешит прохождение тактового импульса соответственно 15 через элемент ИЛИ-НЕ 5 на тактовьй вход триггера 3, которьй осуществит запись значени переноса в триггер 3S через элемент ИЛИ-НЕ 6 на тактовьй вход триггера 4. которьй осуществит 20 запись значени переноса в триггер 4« Если значени разр дов слагаемых различны$ то триггеры 3 и 4 сохран ют .предыдущие состо ни . На выходы 28 и 29 сумматора поступает сумма по 25 модулю два, значение поразр дной суммы и переноса, полученного в предыдущем разр де„ Если n+m число разр дов кодов слагаемых, то в,последнем
хШ-tn ,N30
(.--- + 1; такте работы сумматора на
го информационные входы поступают нулевые коды, а на выходе сумматора - сигналы,, соответствующие состо нию Триггерао Если сумматор, при сложении 35
работает без сбоев, то при любом Такте на выходах 28 и 29 первого и Второго разр дов суммы сумматора Всегда должны присутствовать сигналы 11 или 00.40
По вление на выходах 28 и 29 сиг- налое 01 или 10 свидетельствует о нарушении работы сумматора. Такое состо ние подтверждаетс наличием единичного сигнала на выходе 35 сум- 45 матора 32 по модулю два. Дальнейшее Суммирование прекращаемс . В этом состоит контроль выходных кодов при сложении операндов, представленных ,$ коде с основанием 2.
Особенности работы сумматора в режиме суммировани при двоичном представлении операндов в следующем , Режим обеспечиваетс подачей единичного сигнала на вход 25. Два одноразр дных сумматора объединены в схему параллельного двоичного двухразр дно- ,о сумматора с последовательным пере-- tiocoM в отличие от режима сложени
50
55
0
5
0
5
0
5
операндов, представленных с основанием {2, где два одноразр /Пюгх суь,г.гора объедин лись в схему параллельного двоичного двухразр дного сумматора с параллельным переносом. е
Запоминанием переноса с выхода 21 при сложении младшего из двух разр дов , поступающих на соответствующие входы 17 и 18 первого полусумматора 1, осуществл етс не на триггере 3, вход щем в первый одноразр дный сумматор , как в режиме сложени операндов , представленных в коде с основанием J2, а на триггере 4 второго одноразр дного сумматора, и запоминание переноса с выхода 23 при сложении старшего из двух разр дов, поступающих на соответствующие входы 19 и 20 второго полусумматора 25 осуществл етс на триггере 3 первого одноразр дного сумматора.
Значение одноразр дной суммы в каждом такте снимаетс поочередно с выходов сумматора,, во всех нечетных тактах работы (первом, третьим и т.д. т,д.) - с выхода 285 во всех четных тактах работы - с выхода 29.
П р и м е р. Реализаци операции сложени при двоичном представлении операндов. Пусть
А 0 1 101
В 0 0 0 1 1
На .-рвом такте сложени на входах 19 и 20 отсутствует информаци , на входы 17 и 18 поступают два единичных сигнала„ Так как первоначально триггеры 3 и 4 установлены в нулевые состо ни , то значение одноразр дной суммы на выходе 28 нулевоеt образованный в результате сложени перенос на выходе 21 поступает через элементы И 11 и ШШ 16 на информационный триггера 4 и, поскольку на выходе 2 полусумматора 2 присутствует нулевой сигнал, разрешающий прохождение тактового импульса на синхровыход триггера 4, единица переноса записываетс в триггер 4.
На втором такте сложени на входы 19 и 20 поступают соответственно О и 1, на входах 17 и 18 информаци отсутствует. Учитыва перенос, записанный в триггере 4, на выходе 29 получают нулевое значение суммы. На этом такте суммировани единичные сигналы с выхода триггера 4 и выхода 24 суммы полусумматора 2 совместно с единичным значением сигнала на выходе 25 поступают на входы элемента И 14, с выхода которого через элемен ИЛИ 15 поступают на информационный вход триггера 3, и данным тактовым импульсом, поступающим на тактовый вход триггера 3, запоминаютс в нем,
На третьем такте сложени на входах 19 и 20 информаци отсутствует, на входы 17 и 18 подаютс соответственно 1 и О, значение суммы на выходе 22 полусумматора 1 - 1, значение аер .носа на выходе 21 - О Учитыва единицу, записанную на предыдущем такте работы в триггере 3, на входах первого 7 сумматора по модулю два присутствует две единицы, что обеспечивает получение на выходе 28 нулевого значени суммы и запись 1 через элемент И 13 и ИЛИ 16 в триггер 4.
На четвертом такте сложени на входах 19 и 20 присутствуют сигналы соответственно О и 1, на входах 17 и 18 информаци отсутствует, значение суммы на выходе 21 - О, на выходе 22 - 1, котора совместно с записанной в триггере 4 на предыдущем такте, поступает на вход
5
0
5
Claims (1)
- раза меньше) то это позвол ет повысить быстродействие сумматора в данном режиме почти в два раза. Формула изобретениСумматор последовательного действи по авт.св. № 1488789, отличающийс тем, что, с целью повышени достоверности суммировани , в него дополнительно введены третий, четвертый, п тый сумматоры по модулю два, причем первые входы третьего и четвертого сумматоров по модулю два подсоединены к входам первых разр дов первого и второго слагаемых сумматора соответственно, вторые входы третьего и четвертого сумматоров по модулю два соединены с входами вторых разр дов первого и второго слагаемых сумматора соответственно, выходы первого и второго разр дов суммы сумматора подсоединены соответ- .ственно к первому и второму входам п того сумматора по модулю два, выходы третьего и четвертого сумматоров по модулю два вл ютс выходами контрол входных кодов сумматора, а выход п того сумматора по модулю два - высумматора 8 по модулю два и обеспечи- 30 Х°Д°М контрол выходного кода сумма35вает по вление нулевого значени тора, суммы на выходе 29, а также запись единицы аналогично процессу, указанному на предыдущем такте, в триггер 3.На п том такте сложени на входе 17 - О, на входе 18 - О, на входах 19 и 20 информаци отсутствует. На выходе суммы 22 - О, на выходе 21 - О, на первый вход сумматора 7 по модулю два поступает с выхода Q триггера 3 единица, записанна на предыдущем такте суммировани , что ведет к формированию 1 на выходе 28.В св зи с тем, что при сложении n+m-разр дных двоичных чисел выпол- 45 .н етс (n+m + 1)(тн-1) суммирований, а при сложении (n+in) -разр дных кодов с иррациональным основаниемiJ2(--r- +1) суммирований (т.е. в два 250 .Таблица 1Таблица2Таблица 135QТаблица2
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894765152A SU1689945A2 (ru) | 1989-12-04 | 1989-12-04 | Сумматор последовательного действи |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894765152A SU1689945A2 (ru) | 1989-12-04 | 1989-12-04 | Сумматор последовательного действи |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1488789 Addition |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1689945A2 true SU1689945A2 (ru) | 1991-11-07 |
Family
ID=21482626
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU894765152A SU1689945A2 (ru) | 1989-12-04 | 1989-12-04 | Сумматор последовательного действи |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1689945A2 (ru) |
-
1989
- 1989-12-04 SU SU894765152A patent/SU1689945A2/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1488789, кл. G 06 F 7/50, 7/49, 1987. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1689945A2 (ru) | Сумматор последовательного действи | |
US3699516A (en) | Forward-acting error control system | |
SU1488789A1 (ru) | Сумматор последовательного действия | |
SU1401448A1 (ru) | Устройство дл реализации булевых симметричных функций | |
SU1716609A1 (ru) | Кодирующее устройство кода Рида-Соломона | |
SU843223A1 (ru) | Кодер совместимых кодов высокойплОТНОСТи | |
SU1115045A1 (ru) | Преобразователь @ -ичного позиционного кода в двоичный код | |
SU1661791A1 (ru) | Устройство дл решени булевых дифференциальных уравнений | |
RU2251143C1 (ru) | Способ сложения чисел в коде "1 из 4" и сумматор в этом коде | |
SU838701A1 (ru) | Устройство дл формировани кратчай-шЕгО пуТи B цифРОВОй СЕТи СВ зи | |
SU1557685A1 (ru) | Преобразователь кода | |
SU1453400A1 (ru) | Накапливающий сумматор | |
SU920710A1 (ru) | Сумматор последовательного действи | |
SU1478218A1 (ru) | Устройство дл контрол информации | |
SU1388850A1 (ru) | Устройство дл сложени и вычитани чисел по модулю Р | |
SU1481753A1 (ru) | Устройство дл вычислени квадратного корн | |
SU1513444A1 (ru) | Устройство дл делени | |
SU1418696A1 (ru) | Устройство дл реализации булевых функций | |
RU2015619C1 (ru) | Балансное кодирующее устройство | |
SU1619260A1 (ru) | Матричное устройство дл возведени в квадрат | |
RU2034328C1 (ru) | Суммирующее устройство по модулю | |
SU1571573A1 (ru) | Последовательный сумматор | |
SU890393A1 (ru) | Сумматор по модулю три | |
RU1797109C (ru) | Сумматор по модулю три | |
SU1520668A1 (ru) | Устройство дл преобразовани последовательного кода в параллельный |