SU1381521A1 - Устройство дл сопр жени процессора с внешними устройствами - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в универсальных и специализированных вычислительных машинах дл  св зи процессора с внешними устрйствами (ВУ). Целью изобретени   вл етс  повышение производительности устройства при работе с различными типами ВУ и расширение его функциональных возможностей. Поставленна  цель достигаетс  тем, что в устройство, содержащее блок 10 формировани  выходного кода, блок 9 анализа входного кода , элементы НЕ 2 и 3 и п ть регистров 4-8, введен блок 1 шифрации команд , включаюший пам ть микропрограмм, регистр микрокоманд и регистр адреса, в блок анализа входного кода введен второй сумматор по модулю два, а блок 10 формировани  выходного кода содержит регистр кода обратной св зи и третий сумматор по модулю два. 4 ил. &

Description

7/

/

СО 00

01 ND

Фиг.}

Изобретение относитс  к вычиатитель- ной технике и может быть использовано в универсальных и специализированных вычислительных машинах дл  св зи процессора с внешними устройствами (ВУ).

Целью изобретени   вл етс  повышение производительности устройства при работе с различными типами ВУ и расширение его функциональных возможностей.

На фиг. 1 представлена структурна  схе- .ма устройства; на фиг. 2 - структурна  схе.ма блока ц ифрации команд; на фиг. 3 - структурна  схема блока анализа входного кода; на фиг. 4 - структурна  схема блока формировани  выходного кода.

Устройство (фиг. 1) содержит блок 1 шифрации команд, элементы НЕ 2 группы, элемент НЕ 3, п ть регистров 4-8, блок 9 анализа входного кода, блок 10 формировани  выходного кода, шину 1 1 данных от процессора, вход 12 сопровождени  кода операций, вход 13 управлени  от процессора, выход 14 управлени  процессором, шину 15 выходных данных, шины 16 и 17 соответственно выходной и входной информации устройства, шины 18 и 19 управлени  устройства.

Блок I п ифрации команд (фиг. 2) .может быть реализован на микропрограммных принципах и содержит регистр 20 адреса, пам ть 21 микропрограмм, регистр 22 микрокоманд .

Блок 9 анализа входного кода (фиг. 3} содержит два элемента ИЛИ 23, 24, элементы И 25, 26 первой и второй групп, первый и второй сум.маторы 27, 28 по модулю два и регистр 29 инверсии.

Блок 10 формировани  выходного кода (фиг. 4) содержит третий сумматор 30 ю модулю два и резистор 31 кода обратной св зи.

Устройство работает следующим образом.

Необходимый режим работы устройства задаетс  процессором. Начальный адрес управл ющей подпрограммы, котора  обеспечивает требуемый режим работы устройства , поступает по входу 13 на регистр 22, откуда при наличии низкого логического уровн  на входе 12 начальный адрес заноситс  на регистр 20.

По командам вывода из процессора, поступаюпшм по шине И, данные могут быть занесены на регистр 4 или через блок 10 на регистр 5 с помощью определенных разр дов микрокоманды. По командам ввода информаци  снимаетс  с регистра 6.

Основным режимом работы устройства  вл етс  режим с использованием функций, выполн емых блоками 1,9 и 10, обеспечивающими режим универсального автономного управлени  внешним устройством.

Перед началом обмена информацией блоки 9 и И) настраиваютс  на заданный

0

алгоритм управлени  ВУ путе.м занесени  в них по соответствующим командам кодов настройки, поступающих из процессора через элементы НЕ 2. Причем установ- 5 ка режима и настройка устройства осуществл ютс  только один раз, после чего обмен выполн етс  всего по одной команде чтени  или записи информации.

Способ настройки, независимый от способа кодировани  управл ющих сигналов ВУ, заключаетс  в том, что в регистры 29 и 31 процессор заносит информацию, считанную из регистра 8, т. е. коды, соответствующие исходному неактивному состо нию управл ющих сигналов ВУ.

5По команде вывода из процессора информаци  заноситс  в регистр 4, а в блоке 10 формируетс  управл ющий код запроса ВУ. Сумматор 30 реализует функцию независимого изменени  заданного разр да в регистре 31. Номер разр да задаетс  кодо.м

0 .маски, поступающим из блока 1. По это.му запросу Бнещнее устройство включаетс  в работу, чита  содержимое регистра 4. После этого ВУ выдает код подтверждени , который фиксируетс  на регистре 8 и по коC торому в блоке 9 вырабатываетс  сигнал готовности . По этому сигналу в блоке 1 выбираетс  нова  команда, а в блоке 10 формируетс  новый код обратной св зи, который передаетс  в регистр 5, т. е. автоматически снимаетс  выставленный запрос

0 или устанавливаетс  при необходимости новый. Одновременно по управл ющим сигналам блока 1 информаци  из ВУ фиксируетс  на регистрах 7 и 8, если соответствующие функции разре1пены кодами режима. Кроме того, из блока 1 на выход 14

5 в процессор поступает сигнал прерывани , а на регистр 6 передачи данных заноситс  инфор.маци  из регистра 7 или 8 в зависимости от заданной функции, разре- п енной кодом режима.

Процессор узнает о готовности устройства

либо программно (анализиру  состо ние выхода 14), либо через механизм прерывани . Получив готовность, процессор передает в устройство очередную инфор.мацию.

5 Ввод из ВУ происходит в следующей последовательности. Внешнее устройство выставл ет на шины 17 и 19 очередные данные на регистр 7 и управл ющие сигналы на регистр 8. Код запроса с выхода регистра 8 поступает на вход сум.мато0 ра 27. Наличие кода запроса от ВУ означает перевод соответствующего управл ющего сигнала ВУ из неактивного состо ни  в активное. Сумматор 27 выполн ет функцию сравнени  предыдущего, запомненного в регистре 29 и текущего, зафиксированно5 го в регистре 8, значений управл ющих сигналов ВУ. В момент изменени  требуемого управл ющего сигнала на выходе эле- .мента ИЛИ 23 формируетс  сигнал готовности , выполн ющий те же функции, что и при записи ииформации.

Из блока 1 по сигиалу готовности считываетс  код маски, который формирует с помощью сумматора 30 в регистре 31 новый код запроса ВУ, который заноситс  в регистр 5, сообща  ВУ о зан тости устройства . Одновременно в регистре 29 формируетс  с помощью сумматора 28 и кода маски, полученного из блока 1, код, соответствующий новому состо нию заданных управл ющих сигналов ВУ. Прин в сигнал готовности устрйства одним из указанных выще способов, процессор выдает адрес микрокоманды , обеспечивающей передачу данных через регистр 6. Передача данных может также осуществл тьс  в режиме прерывани  работы процессора. Одновременно из блока 1 в блок 10 и далее в регистр 5 поступает новый код, указывающий ВУ о готовности устройства дл  приема следующей информации. После выдачи последних данных ВУ выставл ет по тине 19 код конца обмена, который заноситс  на регистр 8 и далее поступает на сумматор 27. В момент по влени  требуемого кода на выходе элемента ИЛИ 24 по вл етс  нал конца обмена, поступающий на вход регистра 20 адреса. По новому адресу из пам ти 21 по первому входу на регистр 22 заноситс  нова  микрокоманда. Далее с выхода регистра 22 через элемент НЕ 3 в процессор поступает сигнал, сообщающий ему о завер1пении ввода из ВУ.

Описанна  структура работы устройства дл  сопр жени   вл етс  наиболее характерной дл  большинства ВУ, однако не единственно возможной дл  данного устройства .

Блок 10 формировани  выходного кода обратной св зи работает следующи.м обра- зо.м.

На регистр 31 кода обратной св зи при соответствующем значении второго выхода регистра 22 заноситс  код управлени  не- посредственно из процессора через элемент НЕ 2. Далее в регистре 31 с помощью сумматора 30 могут измен тьс  значени  любых его разр дов, задаваемых кодом маски, поступающим из блока 1. Вновь получаемые коды управлени  из блока 10 выдаютс  на регистр 5.

Блок 9 анализа входного кода обратной св зи работает следующим образом. В регистр 29 при соответствующем состо нии четвертого выхода регистра микрокоманд .может быть занесен из процессора код, соответствующий исходно.му состо нию выходных управл ющих сигналов ВУ. При изменении состо ни  определенных разр дов на выходе регистра 8 сумматор 27 отслеживает это изменение и выдает соответствующий код на первые входы- эле.мен- тов И 25 и 26. На другие входы этих

элементов из блока 1 поступают коды готовности и конца обмена. В случае сравнени  информации (наличие «1) по каким-либо разр дам на выходах элементов И 25 или элементов И 26 формируютс  сигналы готовности или конца обмена, которые через элемент ИЛИ 23 или 24 поступают в блок 1. При этом состо ние регистра 29 с помощью сумматора 28 и кода маски, задаваемого из блока 1, устанавливаетс  в соответствии с тем конъюнктивным изменением, которое отслежено микропрограммой в блоке 1 с помощью сумматора 27.

15

Claims (1)

1. Формула изобретени 

   Устройство дл  сопр жени  процессора с внещними устройствами, содержащее блок формировани  выходного кода, группу элементов НЕ, блок анализа входного ко0 да, элемент НЕ и п ть регистров, причем блок анализа входного кода включает первый су.мматор по .модулю два, две группы элементов И, два элемента ИЛИ и регистр инверсии, выходы элементов НЕ

   5 группы соединены с информационным входом первого регистра, с первым информацион- ны.м входом регистра инверсии и с информационным входом блока формировани  выходного кода, выход которого подключен к информационному входу второ0 го регистра, первый информационный вход третьего регистра соединен с выходом четвертого регистра, а второй информационный вход третьего регистра подключен к выходу п того регистра и первому входу первого сумматора по модулю два, второй

   5 вход которого соединен с выходом регистра инверсии, выход первого сумматора по модулю два подключен к первым входам элементов И первой и второй групп, выходы которых соединены соответственно с группами входов первого и второго э.че- ментов ИЛИ, входы элементов НЕ группы  вл ютс  входом устройства дл  подключени  выходной щины данных процессора, выход элемента НЕ  вл етс  выходом устройства дл  подключени  входа прерыва5 ПИЯ процессора, выход первого регистра  вл етс  выходом устройства дл  подключени  входной информационной тины него устройства, выход второго регистра и информационный вход п того регистра  вл ютс  соответственно выходом и входом

   0 устройства дл  соединени  с тинами управлени  внещнего устройства, выход третьего регистра  вл етс  выходом устройства дл  соединени  с входной щиной данных процессора, а информационный вход четвертого регистра  вл етс  входом устройства

   5 дл  соединени  с выходной информационной щиной внещнего устройства, отличающеес  тем, что, с целью повып ени  производительности устройства, в него введены

   0

   блок шифрации команд, в блок анализа входного кода введен второй сумматор по модулю два, а блок формировани  выходного кода содержит регистр кода обратной св зи и сумматор по модулю два, причем первый и второй информационные входы блока шифрации команд соединены соответственно с выходами первого и второго элементов ИЛИ, третий и четвертый информационные входы блока шифрации команд  вл ютс  входами устройства дл  подключени  выходов сигналов начального адреса микропрограммы и сопровождени  кода операции процессора, первый выход блока шифрации команд подключен к синхровхо- дам первого, второго, четвертого и п того регистров, второй, третий и четвертый выходы блока шифрации команд подключены соответственно к синхронизирующим входам регистра кода обратной св зи, третьего регистра и регистра инверсии, п тый выход блока шифрации команд соединен с

   o.-nS

   orn

   от

   от

   Фиг.

   0

   0

   входом элемента НЕ, шестой выход блока шифрации команд соединен с вторыми входами элементов И второй группы и первым информационным входом третьего сумматора по модулю два, выход которого соединен с первым информационным входом регистра кода обратной св зи, второй информационный вход которого  вл етс  информационным входом блока формировани  выходного кода, выход регистра кода обратной св зи соединен с вторым информационным входом третьего сумматора по модулю два и  вл етс  выходом блока формировани  выходного кода, седьмой выход блока шифрации команд подк-тючен к вторым входам элементов И первой группы и к первому информационному входу второго сумматора по модулю два, второй информационный вход которого подключен к выходу регистра инверсии, выход второго сумматора по модулю два соединен с вторым информационным входом регистра инверсии.

   от /

   omS

   от 8

   От 2