SU1361624A2 - Запоминающее устройство с самоконтролем - Google Patents

Запоминающее устройство с самоконтролем Download PDF

Info

Publication number
SU1361624A2
SU1361624A2 SU864102015A SU4102015A SU1361624A2 SU 1361624 A2 SU1361624 A2 SU 1361624A2 SU 864102015 A SU864102015 A SU 864102015A SU 4102015 A SU4102015 A SU 4102015A SU 1361624 A2 SU1361624 A2 SU 1361624A2
Authority
SU
USSR - Soviet Union
Prior art keywords
register
inputs
output
elements
code
Prior art date
Application number
SU864102015A
Other languages
English (en)
Inventor
Виктор Николаевич Горшков
Сергей Владимирович Яковлев
Original Assignee
Пушкинское высшее училище радиоэлектроники противовоздушной обороны
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Пушкинское высшее училище радиоэлектроники противовоздушной обороны filed Critical Пушкинское высшее училище радиоэлектроники противовоздушной обороны
Priority to SU864102015A priority Critical patent/SU1361624A2/ru
Application granted granted Critical
Publication of SU1361624A2 publication Critical patent/SU1361624A2/ru

Links

Landscapes

  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в дублированных запоми-. нающих устройствах с коррекцией ошибок . Целью изобретени   вл етс  повышение надежности устройства. Устройство содержит регистр 1 адреса, первый и в.торой накопители 5, 6с дешифраторами 3, 4 адреса, регистры слова 7, 8, 10, 13, 14 с первого по п тый, первый, второй и третий блоки 15, 16, 19 сравнени , первую и вторую группы 29 элементов ЮТИ, первую и вторую группы 17, 18 элементов И, первый и второй триггеры 20, 21, сумматор 22 по модулю два, коммутатор 29, третий дешифратор 24, блок 25 управлени , формирователь 28 контрольных сигналов, элемент И-НЕ 30. Запоминающее устройство сохран ет работоспособность при всех возможных комбинаци х отказавших одноименных разр дов двух накопителей. 6 ил, 2 табл. UmlS (Л От 25 1Ч (риг.}

Description

Изобретение относитс  к вычислительной технике, может быть использовано в дублированных запоминающих устройствах с коррекцией ошибок и  вл етс  усовершенствованием изобретени  по авт. СБ. № 972600.
Целью изобретени   вл етс  повышение надежности устройства.
На фиг. 1 изображена схема запоминающего устройства с самоконтролен , на фиг. 2 - схемы первого и второго блоков сравнени  со св з ми, на фиг. 3 - схе-ма третьего блока сравнени , на фиг. 4 - схема блока управлени , на фиг. 5 и 6 - временные диаграммы работы устройства.
Запоминающее устройство с самоконтролем (фиг. 1) содержит р егистр 1 адреса с входами 2, первый 3 и второй А дешифраторы, первый 5 и второй 6 накопители, первый 7 и второй 8 регистры слова, первую группу элег- ментов ИЛИ 9, третий регистр 10 слова с информационными входами 11 и выходами 12, четвертый 13 и п тый 14 регистры слова, первый 15 и второ 16 блоки сравнени , первую 17 и вторую 18 группы элементов И, третий
блок 19 сравнени , первый 20 и второй 30 пители 5 и 6 в дополнительные разр 21 триггеры, сумматор 22 по модулю два, коммутатор 23, третий дешифратор 24, блок 25 управлени  с входом 26, выходом 27, формирователь 28 контрольных сигналов, вторую группу элементов ИЛИ 29 и элемент И-НЕ 30.
Первый 15 и второй 16 блоки сравнени  (фиг. 2) могут быть выполнены на сумматорах по модулю два.
Третий блок 19 сравнени  (фиг. 3) может быть выполнен на узлах 31-33 совпадени , каждый из которых содер жит элементы 34 равнозначности по количеству разр дов сравниваемых слов и элемент И 35.
Кроме того, третий блок 19 срав- .нени  содержит элемент И 36, элемент ИЛИ 37, элементы НЕ 38, элементы И 39 и элементы ИЛИ 40.
Блок 25 управлени  (фиг. 4) может быть выполнен на триггерах 41 и 42, элементах И 43-53, элементах ИЛИ 54- 62, элементах 63-75 задержки и. элементах НЕ 76 и 77. На дополнительные входы 78-80 подаютс  сигналы с третьего дешифратора, а на входы 81 и 82 сигналы, определ ющие режим работы устройства.
10
36162Д 2
Устройство работает следующим образом.
В режиме записи по сигналу строб , (Стб. Oil), поступающему на вход 26 блока управлени  (фиг. 4), триггер 41 устанавливаетс  в состо ние 1, подготавлива  к срабатыванию элементы И 44 и 45. Одновременно сигнал с нулевого выхода триггера 41 блокирует элемент И 43 на врем  выполнени  цикла обращени  устройством. Сигналом с выхода элемента 63 задержки осуществл етс  прием записываемого слова на регистр 10 с входа 11 (фиг. 1) и адреса с входа 2 на регистр 1 адреса, одновременно устанавливаютс  в исходное состо ние регистры 7, 8, 13, 14 слова. При подаче сигнала Запись (Зп) на вход 82 (фиг. 4) блока управлени  срабатывает элемент И 44. Сигнал с выхода элемента И 44 устанавливает в состо ние 1 триггеры 20 и 21. По сигналу с выхода элемента ИЛИ 54 осуществл етс  запись слова с регистра 10 в оба накопител  5 и 6 по адресу, ко- торьм содержитс  в регистре 1 адреса. Одновременно с записью слов в нако15
20
25
ды  чеек записываетс  две единицы с выхода триггеров 20 и 21, предварительно установленных в 1. По истечении времени, .определ емого элемен22 том задержки 66 (необходимого дл  выполнени  цикла записи в накопители ), на выходе элемента ИЛИ 55 по вл етс  сигнал, по которому производитс  считывание записанной информа40 ции из накопителей 5 и 6 на регистры 7 И 8 и сравнение считанных слов и записываемого узлом 19 сравнени  (фиг. 3). На узле 31 совпадени  сравниваютс  считанные слова из накопи45 телей 5 и 6. Одноименные разр ды слов подаютс  на элемент 34 равнозначности . Если они совпадают, (два О или две 1), то на выходе элемента 34 код 1. При совпадении считанных
5Q слов во всех разр дах на выходах всех
элементов 34 код 1, элемент И 35 при этом открываетс  и на его выходе по вл етс  единичный сигнал. Аналогично работают узлы совпадени  32
55 и 33. Если на выходах всех узлов 31- 33 совпадени  код 1, то это свидетельствует о том, что считанные слова совпадают между собой и с записанным словом. Элемент И 36 при этом
открываетс  и на его выходе по вл етс  единичный сигнал. Одновременно код 1 с выхода узла 31 поступает на вход элемента ИЛИ 37, на выходе которого также по вл етс  единичный сигнал. Единичный сигнал с выхода элемента. И 36 подаетс  в блок управлени  на элементы И 47 и НЕ 76. На второй вход элемента И 47 подаетс  сигнал с выхода элемента 69 задержки (необходимой дл  окончани  сравнени  считьшаемых и записываемого слов). Единичный сигнал с выхода элемента И 47 поступает на входы элементов И 39 дл  подтверждени  состо ни  триггеров 20 и 21 с элемента ИЛИ 58, на установку триггера 41 в исходное состо ние дл  приема следующего сигнала Стб. ОП - с элемента ИЛИ 56, на выход 27 устройства - с элемента бЬ. На этом запись слова заканчиваетс ..
Если же считанные слова не совпадают между собой или с записываемым словом, то на выходе хот  бы одного из узлов совпадени  31 и 32 или 33 будет код О и элемент И 36 будет закрыт. Код 1 с выхода элемента И-НЕ 30 (так как регистры .13 и 14 обнулены, а в регистрах 7 и 8 пр мой код считанных слов) поступает на вхо элемента ИЛИ 37. При подаче управл ющего сигнала от блока 25 управлени  с выхода элемента ИЛИ 58 по цепи
И 48, так как этот элемент открыт ко- 35 . разр дах нет отказов, то
дом 1,
с элемента НЕ 76,поскольку у него на входе код О с элемента И 36, триггер 20 устанавливаетс  в 1, а триггер 21 - в О. На выходе сумматора 22 код 1, который разрешает прохождение сигнала через элемент И 46 с выхода элемента И 48 Сигнал с выхода элемента И 46 через элемент ИЛИ 57 поступает на-вход
на выходе элемента И-НЕ 30 будет код О. Триггеры 20 и 21 устанавливаютс  в нулевое состо ние. Пр мой код слова с регистра 10 записываетс  40 в накопители 5 и 6, одновременно содержимое триггеров 20 и 21 заноситс  в дополнительные разр ды  чеек.
Режим считывани . По сигналу строб Стб. ОП, который поступает на
триггера 42, который разрешает запись 45 вход блока 25 управлени  (фиг. 4)
в накопители 5 и 6 обратных кодов с регистров 7 и 8 числа, затем содержимое регистра 7 (пр мой код) пере- записьтаетс  в регистр 13, а регистра 8 - в регистр 14. По истечении времени, определ емого элементом 65 задержки (необходимого дл  записи в накопители 5 и 6), производитс  счи- тьшание из накопителей 5 и 6 на регистры 7 и 8 обратных кодов. Содержимое регистров 7 и 13 сравниваетс  с помощью первого блока 15 сравнени  а содержимое регистров 8 и 14 - с помощью второго блока 16 сравнени .
s
0
0
5
Если в каком либо разр де пр мой и обратный коды одинаковы, т-.е имеетс  отказ, то на выходах соответствующих сумматоров по модулю два код О (фиг. 2). Если имеютс  отказы в одноименных разр дах  чеек накопителей , то с выходов соответствующих элементов И 17 и 18 на входы элемента ИЛИ 29 поступает два нул . .Нулевой сигнал с выхода этого элемента ИЛИ 29 поступает на вход элемента И-НЕ 30, на выходе которого по вл етс  единичный сигнал. Код 1 пос- , тупает на вход элемента ИЛИ 37 (фиг. 3). По-управл ющеьгу сигналу от блока 25 управлени  через элементы И 39 поступают коды, которые подтверждают состо ние триггера 20 - 1, а триггера 21 - О. Такое состо ние триггеров соответствует наличию отказов в одноименных .разр дах  чеек накопителей 5 и 6. Поэтому дл  устранени  ошибок при блокировке отказавших одноименных разр дов в накопитель 6 из регистра 10 слово в пр мом коде записываетс  без изменений, а в накопитель 5 - через коммутатор 23. который разбивает исходное слово , например, на две части и мен ет их местами. Одновременно записываетс  содержимое триггеров 20 и 21. Если после считывани  обратных кодов из накопителей 5 и 6 вы влено, .что в
разр дах нет отказов, то
на выходе элемента И-НЕ 30 будет код О. Триггеры 20 и 21 устанавливаютс  в нулевое состо ние. Пр мой код слова с регистра 10 записываетс  в накопители 5 и 6, одновременно содержимое триггеров 20 и 21 заноситс  в дополнительные разр ды  чеек.
Режим считывани . По сигналу строб Стб. ОП, который поступает на
также срабатывает триггер 41, который подготавливает элемент И 45. Сигнал Чтение (Чт.), поданный на ход 81 блока 25 управлени  проходит через
50 элемент И 45 и осуществл ет считывание ранее записанной информации из накопителей 5 и 6 на регистре 7 и 8. Одновременно считанные из накопителей 5 и 6 дополнительные разр ды-анали55 зируютс  формирователем 28, где осуществл етс  проверка на достоверность дополнительных разр дов и выдача в дешифратор их истинного состо ни . Дальнейша  работа устройства зависит
от того, какой из. выходов дешифратора 24 возбужден. Если возбужден выход 78, то коды с регистров 7 и 8 через элементы ИЛИ 9 поступают на регистр 10.
Соответствие возбужденных выходов дешифратора 24 состо ни м триггеров 20 и 21 приведено в таСл. 1.
Если возбужден выход 79, то содержимое регистров 7 и 8 поступает н регистры 13 и 14 слова, в  чейки накопителей 5 и 6 по тому же адресу записываетс  обратный код содержимог регистров 7 и 8 с последующим считыванием из накопителей 5 и 6 на эти же регистры 7 и 8. Сигналы с регистров 7 и 13 сравниваютс  блоком 15 сравнени , а с регистров 8 и -14 - блоком 16 сравнени . При несовпадении пр мого и обратного кодов одноименных разр дов блоки 15 и 16 сравнени  выдают через элементы И 17 и 18 разрешающие сигналы на регистры
7 и В дл  выдачи через элементы ИЛИ 9 25 венно к выходам элементов И первой
на регистр 10 только этих разр дов. Выдача содержимого регистров 7 и В происходит в обратном коде, т.е. на регистр 10 поступает пр мой код содержимого  чеек накопителей 5 и 6. Выходы разр дов регистров 7 и 8, пр мой и обратный коды которых совпадают , блокируютс . Таким образом, содержимое отказавших разр дов  чейки одного из накопителей, например 5., не записываетс  в регистр 10, а вместо негр записываетс  содержимое одноименных неотказавших разр дов другого накопител , например 6.
При возбуждении входа 80 дешиф- ратора 24 все происходит аналогично
80
но выдача содержимого регистра 7 происходит, кроме того, и через коммутатор 23.
Пример записи в накопители 5 и 6 исходного слова 10111010 при наличии отказов типа О в четвертом и шестом разр дах накопител  5, отказов типа 1 в четвертом и шестом разр дах накопител  6 и коррекции считываемой информации приведен в табл.2.

Claims (1)

  1. Формула изобретени 
    Запоминающее устройство с самоконтролем по авт. св. № 972600, о т - личающеес  тем, что, с целью повьшени  надежности устройства , в него введены втора  группа элементов ИЛИ и элемент И-НЕ, причем первые и вторые входы элементов ИЛИ второй группы.подключены соответстО
    Q
    5
    и второй группы, а выходы элементов ИЛИ второй группы соединены с входами элемента И-НЕ, выход которого . подключен к входам признака несравнени  третьего блока сравнени  и блока управлени , входы выборки режима которого соединены соответственно с выходами третьего дешифратора и с выходом сумматора по модулю два, пер- вый и второй входы стробировани  и выход признака сравнени  третьего блока сравнени  подключены к одноименным выходам и входам блока управлени , входы признаков.записи и считывани  которого  вл ютс  одноименными входами устройства.
    Таблица 1
    ных разр дах
    Отказы в одноименных разр дах
    Операци 
    Действи  над словом 10111010
    Накопитель 5 10101011
    Накопитель 6 10111010
    Регистр 13Регистр 14
    1010101110111110
    Регистр 7Регистр 8
    0101010001000001
    0100000001010101
    Регистр 7Регистр 8
    101-1-11101-1-10
    1-11101
    Выходнойрегистр 10
    10111010
    Накопитель 6 10111010
    От
    к,21   г; K.S20 к го
    Фиг.З
    OmSОтЮ
    25 J-1
    (vmj Ш5Г
    OmZ2
    ОтХ
    к 1МШЧ.7,
    ФигЛ
    A7,W
    Запиа пр ма- Считы- Запал Cvumi-Запись ы мога
    го кода faitje olpam- баниеч ва (в ттпиifffnoio нога elpam-тем } с nrpscmiKoSa иода юганойкой разр дов
    ши Set неё
    Фиг.5
    C4umtieftai при- Запль fvi//n /fo- flwbva veo кодаoSpamHOto иие oSpon- елоЗа но
    кода ( наго  одо htifodjfcmhjlymimulpauc St
    али 3 ouutды deututfrfloтра )
    Фиг.б
    Редактор Н.Лазаренко
    Составитель О.Исаев
    Техред М.Дидык Корректор М.Шароши
    Заказ 6297/52 . Тираж 588Подписное
    ВНИИПИ Государственного комитета СССР
    по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5
    Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4
SU864102015A 1986-07-31 1986-07-31 Запоминающее устройство с самоконтролем SU1361624A2 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU864102015A SU1361624A2 (ru) 1986-07-31 1986-07-31 Запоминающее устройство с самоконтролем

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU864102015A SU1361624A2 (ru) 1986-07-31 1986-07-31 Запоминающее устройство с самоконтролем

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
SU972600 Addition

Publications (1)

Publication Number Publication Date
SU1361624A2 true SU1361624A2 (ru) 1987-12-23

Family

ID=21250715

Family Applications (1)

Application Number Title Priority Date Filing Date
SU864102015A SU1361624A2 (ru) 1986-07-31 1986-07-31 Запоминающее устройство с самоконтролем

Country Status (1)

Country Link
SU (1) SU1361624A2 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 972600, кл. G 11 С 29/00, 1982. *

Similar Documents

Publication Publication Date Title
KR910001530B1 (ko) 용장성 회로를 갖춘 반도체 메모리 장치
US4453248A (en) Fault alignment exclusion method to prevent realignment of previously paired memory defects
SU1361624A2 (ru) Запоминающее устройство с самоконтролем
SU1501172A1 (ru) Резервированное запоминающее устройство
SU1251188A1 (ru) Запоминающее устройство с самоконтролем
SU930388A1 (ru) Запоминающее устройство с самоконтролем
RU2054710C1 (ru) Многопроцессорная управляющая система
SU439020A1 (ru) Запоминающее устройство с автономным контролем
SU1483494A2 (ru) Запоминающее устройство с обнаружением ошибок
SU1243032A1 (ru) Запоминающее устройство с самоконтролем
SU942163A2 (ru) Запоминающее устройство с автономным контролем
SU1049968A1 (ru) Буферное запоминающее устройство
SU970480A1 (ru) Запоминающее устройство с самоконтролем
SU883976A2 (ru) Запоминающее устройство с самоконтролем
SU1056274A1 (ru) Запоминающее устройство с самоконтролем
SU1363312A1 (ru) Запоминающее устройство с самоконтролем
SU744577A1 (ru) Устройство дл тестовой проверки пам ти
SU963109A2 (ru) Запоминающее устройство с самоконтролем
KR950000426B1 (ko) 복수 바이트 단위의 틀림 정정회로를 내장한 불휘발성 메모리장치
SU1411835A1 (ru) Запоминающее устройство с самоконтролем
SU1290418A1 (ru) Динамическое запоминающее устройство с автономным контролем
SU1075312A1 (ru) Запоминающее устройство с коррекцией ошибок
RU1837364C (ru) Оперативное запоминающее устройство с коррекцией ошибок
SU1163358A1 (ru) Буферное запоминающее устройство
SU888214A1 (ru) Запоминающее устройство с самоконтролем