SU1343417A1 - Устройство дл контрол цифровых блоков - Google Patents

Abstract

Изобретение относитс  к цифровой вычислительной технике и может быть использовано дл  контрол  работоспособности цифровых блоков и локализации неисправных узлов в них. Целью изобретени   вл етс  повьшение достоверности контрол  за счет обеспечени  контрол  уровней входных сигналов . Устройство содержит генератор 1 тестов, группы 2 входов-выходов, мультиплексоры 3, 4, 5, формирователь 6 сигналов режима аналогового контрол , блок 7 индикации, аналоговый мультиплексор 8 контролируемых сигналов, блоки пам ти 9, 10, сигнатурный анализатор 11, блок 12 управлени , двух- пороговый компаратор 13 напр жений, формирователь 14 опорного напр жени  верхнего порога, блок 15 пам ти, формирователь 16 опорного напр жени  нижнего порога, блок 17 сравнени  сигнатур, сумматоры 18, 19 по модулю два, IК-триггер 20, D-триггер 21, .элемент 22 задержки, элемент И 23. В предлагаемом устройстве при контроле временных последовательностей цифровых сигналов методом сигнатурного анализа одновременно осуществл етс  контроль уровн  цифровых сигналов по Ф (Л

Description

верхнему и нижнему порогам, характерным дл  .той или иной элементной базы контролируемых цифровых блоков, В случае несоответстви  установленному уровню хот  бы одного бита сформированна  сигнатура будет отличатьс  от .эталоннойо Устройство позвол ет на- р ду с контролем временных последовательностей цифровых сигналов осу1

Изобретение относитс  к цифровой вычислительной технике и может быть использовано дл  контрол  работоспособности цифровых блоков и локализации неисправных узлов в них.

Цель изобретени  повьшение достверности контрол  за счет обеспечени  контрол  уровней входных сигналов .

На фиг.1 представлена структурна  схема устройства; на фиг,2-4 - структурные схемы соответственно блока управлени , блока сравнеш-ш сигнатур и двухпорогового компаратора напр жений ,

Устройство (фиг.) содержит генер тор 1 тестов, выход стимул ции 2а, синхровход 26, группу информационньгх входов 2в, группы входов Стоп, Пуск и синхронизации 2r, 2д и 2е соответственно., мультиплексоры 3-5 сигналов Стоп, Пуск и синхронизации соответственно, формирователь 6 сигнгшов режима аргалогового контрол  блок 7 индикации, аналоговый мультиплексор 8 контролируемых сигналов, первый и второй блоки 9 и 10 пам ти, сигнатурный анализатор 11, блок 12 управлени , двухпороговьй компаратор 13 напр жений, формирователь 14 опорного напр жени  верхнего порога и , третий блок 15 пам ти, формирователь 16 опорного напр жени  нижнего порога и , блок 7 сравнени  сигнатур.

МП

сумматоры 18 и 19 по модулю два, 1К-триггер 20, В триггер 21,элемент 22 задержки, элемент И 23,

Формирователь 6 сигналов режима, аналогового контр ол  состоит из генератора 24 и триггера 25.

ществл ть одновременно контроль их единичных и нулевых уровней любого стандартного вида, кроме того, имеетс  возможность контрол  в широких пределах величины посто нных или квантованных по времени аналоговых напр жений любой пол рности, что существенно повьшает достоверность контрол  цифровых блоков. 4 ил., 1 табл.

Сигнатурный анализатор 11 состоит . из формировател  26 измерительного интервала и регистра 27 сдвига с обратными св з ми (РСОС).

Позици ми 28-30 обозначены информационные входы мультиплексоров сигналов Стоп, Пуск и синхронизации соответственно.

Далее позици ми обозначены 31 0 , пр мой выход генератора 24; 32 - инверсный выход генератора 24,  вл ю- пщйс  первь м выходом формировател  6; 33-35 - группы адресных входов мультиплексоров сигналов Стоп, Пуск

5 и синхронизации соответственно; 3638- входы Стоп, Пуск и синхрони- зации сигнатурного анализатора 11;

39- информационный вход регистра 27; 40-43 г- адресные входы соответственно

0 блока 7 индикации, мультигшексора 8, блоков пам ти 9 и 10; 44 - вход сброса регистра 27; 45 - группа выходов управл ющей информации блока 12 управлени ; 46-48 - первый, второй и третий входы компаратора 13; 49 - группа адресных входов третьего блока 15 пам ти; 50 - стробирующий выход сигнатурного анализатора 11; 51 -установочный вход сигнатурного анализа 0 тора II; 52 - синхровход регистра 27; 53 и 54 - перва  и втора  группы информационных входов блока 17; 55 и 56 - перва  и втора - группы информационных выходов третьего блока 15 па35 м ти; 57 и 58 - соответственно управл ющий и установочный входы, блока 12 управлени ; 59, 60 и 61, 62 - первые и вторые входы сумматоров 18 и 19 по модулю два соответственно; 63 - вы40 ход равенства блока 17 сравнени  сиг5

313

натур; 64 - информационный выход устройства; 65 - вход начальной установки устройства.

Блок 12 управлени  (фиг.2) содержи блок 66 сравнени  кодов, счетчнк 67, переключатели 68 и 69, элемент 70 задержки и элемент ИЛИ 71. Позицией 72 обозначен выход блока 66,- позицией

73- вход сброса счетчика 67. Блок 17 сравнени  сигнатур (фиг.З)

содержит запоминающее устройство (ЗУ)

74эталонных сигнатур и компаратор

75кодов.

Двухпороговый компаратор 13 (фиг.4) напр жений содержит компаратор 76 верхнего порога и компаратор 77 нижнего порога.

Устройство работает следующим, образом .

Генератор I тестов вырабатывает стимулирующие сигналы, которые через выходы стимул ции 2а устройства поступают в контролируемый цифровой блок. Дл  обеспечени  синхронности стимулирующих сигналов с контролируемыми и управл ющими сигналами, формируемыми контролируемым цифровым блоком, из последнего через синхро- вход 26 устройства в генератор 1 поступает опорный синхронизирующий сигнал. При этом на информационные входы 2в устройства и далее на входы п мультиплексора 8 поступают вырабатываемые контролируемым цифровым блО-

ком контролируемые сигналы, представл ющие собой определенные временные последовательности цифровых сигналов , посто нные или квантованные по времени аналоговые напр жени . Через входы 2г, 2д, 2е устройства от контролируемого цифрового блока на входы 28-30 мультиплексоров 3-5 поступают наборы управл ющих сигналов. Контроль работоспособности или диагностирова- ние цифрового блока осуществл етс  путем поочередной автоматической проверки поступающих на него временных последовательностей цифровых сигналов с одновременным контролем их единич- ных и нулевых уровней и посто нных или аналоговых напр жений.

В блоке 12 управлени  переключателем 69 устанавливают номер того контролируемого сигнала, с которого долж-

на начинатьс  проверка цифрового блока , а переключателем 68 - номер последнего провер емого контролируемого сигнала.

При подаче импульса на вход 65 начальной установки устройства триггеры 20 и 21 сбрасываютс , формирователь 26 измерительного интервала и РСОС 27 сигнатурного анализатора 11 устанавливаютс  в исходное состо ние ожидани  запускающего сигнала. Задним фронтом импульса начальной установки на входе 58 блока 12 управлени  в счетчик 67 записываетс  начальный код, поступающий с первого переключател  69 (начального номера контролируемого сигнала). Указанный код с выхода счетчика 67 поступает на группу 45 выходов управл ющей информации блока 12 управлени  и далее на входы 40-43, 49 и 54 соответственно блока 7 индикации, мультиплексора В контролируемых сигналов, первого 9, второго 10 и третьего 15 блоков пам ти и блока 17 сравнени  сигнатур. На входе 72 блока 66 сравнени  кодов при этом сигнал отсутствует. Дл  четкой работы устройства длительность сигнала начальной установки должна быть больше величины задержки элемента 70 блока

12управлени .

При этом в мультиплексоре 8 открыт канал, соответствующий установленному номеру контролируемого сигнала, по которому выбранный дл  проверки контролируемый сигнал Ujf поступает на вход 47 двухпорогового компаратора

13напр жений. С выходов 55 и 56 третьего блока 15 пам ти на формирователи 14 и 16 поступают коды величин опорного напр жени  дл  верхнего и нижнего порогов соответственно. Выбранные опорные напр жени  верхнего порога Ug и нижнего порога U подаютс  соответственно на входы 46 и 48 двухпорогового компаратора 13, осуществл ющего сравнени  контролируемого сигнала U х опорными напр жени ми U р и . В таблице приведено состо ние инверсного 59 и пр мого 61 выходов компаратора 13 дл  различных пол рностей и соотношений величин

и Uj,, и„,.

lu

нп

lUvl r lU

ВЛ

U, I I и„п

lUgJ

с вьпсода второго блока 10 пам ти на входы управлени  пол рностью формирователей 14 и 16, а также на входы 60 и 62 сумматоров 8 и 19 выдаетс  сигнал О, если контролируемый сигнал положителен, или сигнал 1 в случае отрицательной пол рности контролируемого сигнала. На адресные входы 33-35 мультиплексоров 3-5 поступает код выбора набора управл ющих сигналов, записанный в соответствующей данному номеру контролируемого сигнала  чейке первого блока пам ти.

На входы 36-38 сигнатурного анализатора 11 поступают соответствующие управл ющие сигналы Стоп, Пуск и синхронизации, относ щиес  к данному контролируемому сигналу. При поступлении сигнала Пуск на вход 37 сигнатурного анализатора I он проходит на формирователь 26 измерительного интервала, которьй переходит в состо ние измерени  и вьфабатывает импульс установки, поступаю1щй на вход 44 начальной установки регистра 27. При этом в формирователе 26 блр- кируетс  воздействие управл ющих сигналов Пуск, поступающих на вход 37, разрешаетс  прием сигналов Стоп, поступающих на вход 36, и вырабатываетс  измерительный (временной) строб} разрешающий прохождение управл ющих сигналов синхронизации с входа 38 сигнатурного анализатора 11 на синхро- вход С РСОС 27 и через синхровыход 52 на С-вход 1К-триггера 20,

При этом, если уровень К всех нулевых битов контролируемой последовательности , поступающей на вход 47 двухпорого.вого компаратора 13, меньше

1

0

1

0

1

0

20

опорного напр жени  U нижнего порога , поступающего с формировател  16 на вход 48 компаратора 13, а уровень

Uv

всех единичных битов контролируе5

0

5

0

5

0

5

мой последовательности больше опорного напр жени  Ugj, верхнего порога, поступающего с формировател  14 на вход 46 компаратора 13, то независимо от пол рности цифровых сигналов, представл ющих контролируемую-последовательность , на выходе 1К-триггера 20 будет последовательность, по времени повтор юща  контролируемую, а по уровню единиц и нулей выраженна ,в уровн х ТТЛ (ИМС серий 155, 133, 533).

Исключение вли ни  пол рности контролируемых сигналов достигаетс  за счет сумматоров 18 и 19 по модулю два, первые входы которых подключены к соответствующим выходам 59 и 6 двухпорогового комп аратора 13 напр жений . При положительной пол рности контролируемых сигналов из второго блока 10 пам ти на вторые входы 60 и 62 сумматоров 18 и 19 подаетс  О и сигналы на выходах указанных сумматоров повтор ют сигналы на их первых входах. Если же на вторые входы этих сумматоров подаетс  1, что имеет место при контроле последовательностей , представленных отрицательными сигналами, то на выходах сумматоров будут сигналы, инвертированные по отношению к сигналам на первых входах этих сумматоров.

Сигналами синхронизации в РСОС 27 записываетс  поток данных, поступающих с выхода 1К-триггера 20 на информационный вход 39 сигнатурного анализатора 1 Поступающий с выхода

7 - 13 мультиплексора 3 на вход 36 сигнатурного анализатора.11 сигнал Стоп переводит формирователь 26 в состо ние ожидани  нового запускающего сигнала Пуск. При этом прекращаетс  формирование измерительного строба, в св зи с чем запрещаетс  прохождение импульсов синхронизации на соответствующий РСОС 27 и С-вход 1К-тригге-. ра 20.

После окончани  измерительного интервала код состо ни  РСОС 27, т.е. сигнатура (К-разр дное двоичное число ), через группу 53 выходов сигнатур ного :анализатора 11 поступает на группу входов блока 17 сравнени  сигнатур и далее на вторую группу информационных входов компаратора 75 кодов , на первую группу информационных входов которого поступает эталонна  сигнатура, записанна  в соответствующей провер емому контролируемому сигналу  чейке ЗУ 74 эталонных сигнатур блока 17 сравнени  сигнатур.

Если сформированна  сигнатура соответствует эталонной, что имеет : место при соответствии контролируемой последовательности цифровых сигналов заданным требовани м по уровн м еди- ничных и нулевых битов и их временной расстановке, то с выхода 63 блока 17 сравнени  сигнатур считываетс  сигнал 1, в противном случае О. Этот сигнал поступает на D-вход триг-

гера 21, запись информации в которой осуществл етс  задним фронтом измерительного строба, поступающего из сигнатурного анализатора 11 через выход ;50 на С-вход триггера 21.

Если сигнатура первого контролируемого сигнала правильна , т.е. соответствует эталонной, то D-триггер 21 переключитс  в состо ние 1 и на вход элемента И 23 и на информацион- ный выход 64 устройства поступит раз- рйпающий потенциал. При этом задним фронтом измерительного строба через элемент 22 задержки и элемент И 23 увеличиваетс  на единицу содержимое счетчика 67 блока 12 управлени , что соответствует установлению на выходах 45 блока 12 управлени  кода следующего номера .контролируемого сигнала ..

При этом в мультиплексоре 8 закрываетс  канал прохождени  предыдущего контролируемого сигнала и открываетс  канал прохождени  следующего конт17 .8

ролируемого сигнала. На адресные входы 33-35 .мультиплексоров 3-5 пос-. тупает код выбора набора управл ющих сигналов, с выходов 55 и 56 третьего блока 15 пам ти на формирователи 14 и 16 поступает код выбора опорных напр жений соответственно верхнего и нижнего порогов, с выхода второго 5 блока 10 пам ти на формирователи 14 и 16 и входы 60 и 62 сумматоров 18 и 19 поступает 1 или О с ЗУ 74 эталонных сигнатур блока 17 сравнени  сигнатур , считываетс  сигнатура, соответствующа  номеру следующего контролируемого сигнала. Цикл измерени  повтор етс  и, если сигнатура второго Контролируемого сигнала правильна , то аналогичньм образом устройство переходит к проверке третьего сигнала и т.д. Если сигнатуры всех сигналов правильные, то счетчик 67 от начального состо ни  последовательно проходит через все состо ни  до последнего. После проверки последнего контролируемого сигнала, если его сигнатура правильна ,счетчик 67 переключаетс  в состо ние, когда на его выходах устанавливаетс  код, равный коду, набранному на втором переключателе 68. При этом на выходе 72 блока 66 сравнени  кодов вырабатываетс  сигнал, которьш через элемент 70 задержки и элемент ИЛИ 71 поступает на вход 73 начальной установки счетчика 67, и цикл контрол  повтор етс  сначала.

Если поступающий на вход 47 двух- порогового компаратора 13 контролируемый сигнал и представл ет собой посто нное или квантованное по времени аналоговое напр жение положительной пол рности, то он в компараторе 13 сравниваетс  с положительными опорными напр жени ми верхнего Ugp и нижнего и, порогов, поступающими на входы 46 и 48 соответственно. При /и,,.. / /Uv / /и..,/, т.е. когда

нп

контролируемый сигнал в норме, на выходах 59 и 61 компаратора 13 устанавливаютс  сигналы 1. Так как одновременно из второго блока 10 пам ти на входы 60 и 62 сумматоров 18 и 19 поступает О, то на выходах этих сумматоров по вл ютс  сигналы 1, которые поступают на К-вход и 1-вход триггера 20.

Дл  И отрицательной пол рности формируютс  Uj,, и UHJ, тоже отрицательной пол рности, в этом случае при

/и / /U , I /Ugn / на выходах 59 и 61 компаратора 13 устанавливаютс  сигналы О, но за счет того, что при этом на входы 60 и 62 сумматоров 18 и 19 из второго блока 10 пам ти выдаетс  1, на выходах сумматоров 18 и 19 по модулю два и К- и 1-вхо- дах триггера 20 снова устанавливаютс  сигналы 1.

При контроле посто нных или квантованных по времени аналоговых напр жений в качестве сигналов Пуск, Стоп и синхронизации, управл ющих работой сигнатурного анализатора 1I, используютс  выходные сигналы формировател  6, которые поступают на один из заранее выбранных входов со- отЁетствующих мультиплексоров 4-5. При этом .управл ющие сигналы синхронизации снимаютс  с инверсного выхода 32 генератора 24, а сигналы Пуск и Стоп - с выхода счетного триггера

на информационном входе 39 сигнатурного анализатора 11 изменитс , а сформированные последним сигнатуры 00. . .01 1 дл  /Ux / /и бл /

или 00...000 дл  /и X/ /и нп / будут отличатьс  от эталонной. Таким образом, при проверке любого посто нного или аналогового напр же Q ни  результирующа  сигнатура может быть только трех видов; 00...010 дл  /UHH / /и, / /и ел /, 00...011 дл  /и// / и 00... 000 .дл  /и у / /и /, анализ которых позво15 л ет получать дополнительную информацию о состо нии контролируемого напр жени .

Если в процессе проверки сигнатура контролируемого сигнала оказывает2Q с  неправильной (отличной ,от эталон- ной),то на выходе 63 блока 17 сравнени  сигнатур устанавливаетс  сигнал О, которьш записываетс  в D-триггер 21, и на вход элемента И

25 формировател  6.. В результате при 25 23 и на информационный выход 64 уст- проверке любого контролируемого сиг- ройства поступает запрещающий потенциал . Прохождение счетных импульсов через элемент И 23 на счетчик 67 ченала , представленного в виде посто нного или аналогового напр жени  любой пол рности, формирователем 26 сигнатурного анализатора 11 вырабаты- зо управлени  запрещено и на выходе 45 ваетс  один и тот же измерительный блока 12 управлени  остаетс  код норез управл ющий вход 57 блока 12

строб, разрешающий прохождение только двух импульсов синхронизации на РСОС 27 и С-вход 1К-триггера 20. Так как при /и „п / ; /и X / /и 8л / на входах К и I триггера 20 стоит 1, то его состо ние будет измен тьс  калодый раз при поступлении на С-вход импульса синхронизации. Таким образом , в течение измерительного интервала на входе 39 сигнатурного аналй-т, затора 1 будет определенна  двоична  последовательность, в результате чего на выходе 53 сигнатурного анализатора будет формироватьс  сигнату- 45 цифровых и цифро-аналоговых блоков ра 00...010, одна и та же /щ  всех позвол ет за счет осуществлени  им

нар ду с автоматическим контролем временных последовательностей цифровых сигналов методом сигнатурного ана- gQ лиза одновременного контрол  их

единичных и нулевых уровней любых стандартных перепадов (ТТЛ, КМОП, ЭСЛ), а также обеспечени  им возможности контрол  в широких пределах посигналы на выходах 59 и 61 компарато- gg сто нных или квантованных-по времени ра 13 и соответственно на К- и I- аналоговых напр жений любой пол рнос- входах триггера 20 будут в противофа- ти, существенно повысить достоверпосто нных или аналоговых U, наход щихс  в пределах установленных порогов . Указанна  сигнатура должна быть записана в качестве эталонной в соот- ветствуюощх  чейках ЗУ 74 блока 17 сравнени  сигнатур.

При несоответствии Ux норме, т.е. /Ux / /Ug, / или /и, / /инп /,

зе (О

1 или 1

О). В реность контрол  цифровых и цифро-ана- . логовьпс блоков.

зультате вид двоичной последователь43417

ности

о

на информационном входе 39 сигнатурного анализатора 11 изменитс , а сформированные последним сигнатуры 00. . .01 1 дл  /Ux / /и бл /

или 00...000 дл  /и X/ /и нп / будут отличатьс  от эталонной. Таким образом, при проверке любого посто нного или аналогового напр же Q ни  результирующа  сигнатура может быть только трех видов; 00...010 дл  /UHH / /и, / /и ел /, 00...011 дл  /и// / и 00... 000 .дл  /и у / /и /, анализ которых позво15 л ет получать дополнительную информацию о состо нии контролируемого напр жени .

Если в процессе проверки сигнатура контролируемого сигнала оказывает2Q с  неправильной (отличной ,от эталон- ной),то на выходе 63 блока 17 сравнени  сигнатур устанавливаетс  сигнал О, которьш записываетс  в D-триггер 21, и на вход элемента И

управлени  запрещено и на выходе блока 12 управлени  остаетс  код

рез управл ющий вход 57 блока 12

мера сигнала, который классифицирован как неисправный. Блок 7 индицирует номер этого контролируемого сигнала или непосредственно номер соответствующей отказавшей части контролируемого блока. Таким образом, в случае неработоспособности контрлируемого цифрового блока обеспечиваетс  оперативна  информаци  о месте повреждени , вплоть до номеров отказавших частей (узлов) или микросхем с целью их замены.

Использование предложенного устройства дл  контрол  и диагностировани 

ность контрол  цифровых и цифро-ана- . логовьпс блоков.

13434

Claims (1)

1. Формула изобретени 

   Устройство дл  контрол  цифровых блоков, содержащее генератор тестов, аналоговьй мультиплексор контролируемых сигналов, сигнатурный анализатор, блок управлени , блок индикации, блок сравнени  сигнатур, элемент И, элемент задержки, D-т риггер, первьш ю блок пам ти и три мультиплексора управл ющих сигналов, причем выход и синхровход генератора тестов соединены соответственно с информационным выходом и синхровходом устройст- 15 на, группа информационных входов аналогового мультиплексора контролируемых сигналов образует группу информационных входов устройства, вхо- ды Пуск, Стоп и синхронизации сиг- 20 натурного анализатора соединены с выходами соответствующих мультиплексоров управл ющих сигналов, информационные ВХОД1) которых образуют группу информационных входов устройства, стро- 25 бирующий выход сигнатурншг о анализатора соединен с синхровходом D-тригге- ра и с входом элемента задержки, выход которого соединен с первым входом элемента И, выход которого подклю-зо чек к синхровходу блокав управлени , выход D-триггера  вл етс  выходом признака ошибки устройства и подключен к второму входу элемента И, информационный вход D-триггера соединен с с выходом равенства блока сравнени  сигнатур, перва  группа информационных входов которого соединена с группой информационных выходов сигнатурного анализатора, группа выходов бло- 40 ка управлени  соединена с группой адресных входов аналогового мультиплексора контролируемых сигналов, группой входов блока индикации, второй группой информационных входов блока срав- 45 нени  сигнатур и группой адресных входов первого блока пам ти, перва , втора  и треть  группы информационных выходов которого соединены с группами адресных входов соответствуюпщх муль- gQ типлексоров управл ющих сигналов, вход начальной установки устройства соединен с установочными входами сигнатурного анализатора, блока управ1712

   лени  и входом установки в О D-триг гера, отл.ичаю.щеес  тем, что, с целью повьппени  достоверности контрол  за счет обеспечени  контрол  уровней входных сигналов, устройство содержит формирователи опорных напр жений верхнего и нижнего порогов, двухпороговый компаратор напр жений, первый и второй сумматоры по модулю два, 1К-триггер, формирователь сигналов режима аналогового контрол , второй и третий блоки пам ти, группы адресных входов которых соединены с группой выходов блока управлени , перва  и втора  группы информационных выходов третьего блока пам ти подключены к группам информационных входов формирователей onopiuix напр жений , выходы которых соединены соответственно с первым и вторым инфор- мационными входами двухпорогового к-ом паратора напр жений, третий информационный вход которого соединен с выходом аналогового мультиплексора контролируемых сигналов, инверсный и пр мой выходы двухпорогового компаратора напр жений соединены с первыми входами первого и второго сумматоров по модулю два соответственно, выходы первого и второго сумматоров по модулю два подключены соответственно к К- и 1-входам 1К-триггера, вторые входы сумматоров по модулю два соединены с информационным выходом второго блока пам ти и входами управлени  пол рностью формирователей опорных напр жений , син5 ровход 1К-триггера соединен с синхровходом сигнатурного анализатора , информационный вход которого подключен к выходу 1К-триггера, первый и второй входы установки в О которого соединены соответственно с входом начальной установки устройства и выходом элемента задержки, второй информационный вход третьего мультиплексора управл ющих сигналов соединен с первым выходом формировател  сигналов режима аналогового контрол , второй выход которого подключен к вторым информационным входам первого и второго мультиплексоров управл ющих сигналов .

   Редактор Е.Папп

   Составитель С.Старчихин

   Техред М.Дидык- Корректор С.Черни

   Заказ 4825/50 Тираж 672Подписное

   ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, , Раушска  наб., д. 4/5

   Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4

   Фи2Л