SU1310898A1 - Запоминающее устройство - Google Patents
Запоминающее устройство Download PDFInfo
- Publication number
- SU1310898A1 SU1310898A1 SU864002696A SU4002696A SU1310898A1 SU 1310898 A1 SU1310898 A1 SU 1310898A1 SU 864002696 A SU864002696 A SU 864002696A SU 4002696 A SU4002696 A SU 4002696A SU 1310898 A1 SU1310898 A1 SU 1310898A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- input
- outputs
- information
- triggers
- Prior art date
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
Изобретение относитс к вычислительной технике, предназначено дл накоплени и выдачи информации и может быть использовано в регистраторах. Цель изобретени - повышение надежности устройства. Устройство содержит блок 1 пам ти, коммутатор 2, генератор 3 импульсов, селектор 4, триггер 5, счетчик 6, группу триггеров 7, мультиплексоры 8. Блок Г пам ти содержит регистры 9 и триггеры 10, образующие совместно с триггерами 7 и мультиплексорами 8 каналы устройства . Считывание и дешифраци информации , накопленной в одном из каналов устройства, осуществл етс за один цикл работы путем отключени вхрда выбранного канала блока 1 нам ти от входа устройства и соединени его с выходом генератора 3 имиульсов, который генерирует за один цикл импульсов, где к - число информационных разр дов регистра 9. В результате этого в конце цикла считывани информации из блока 1 иам ти в счетчике 6 фиксируетс дeцJифpoвaнftый двоично-дес тичный или двоичный код состо ни регистра 9, а в последнем восстанавливаетс исходный код ранее накопленной информации. 1 3. и. ф-лы, 1 ил. ю (Л со ч о оо со 00
Description
1
1310898
Изобретение относитс к вычислительной технике, предназначено дл накоплени и выдачи информации и может быть использовано в регистраторах.
Цель изобретени - повышение надежности устройства.
На чертеже представлена структурна схема предлагаемого запоминаюил,его устройства .
Устройство содержит блок 1 пам ти, коммутатор 2, генератор 3 импульсов, селектор 4, триггер 5, счетчик 6, группу триггеров 7, мультиплексоры 8.
Блок 1 пам ти содержит регистры 9 и триггеры 10, образующие совместно с триггерами 7 и мультиплексорами 8 каналы устройства . Устройство также содержит элементы разв зки, например диоды 11.
Селектор 4 в простейшем случае может представл ть собой накопительный конденсатор с временем разр да, пропорциональным времени прохождени кодовой последовательности 100...0.
Запоминаюш,ее устройство работает следующим образом.
В начальном положении триггер 5, счетчик 6 и регистры 9 наход тс в нулевом состо нии , а триггеры 7 и 10 - в единичном состо нии . Импульсы входной информации подаютс на соответствующие входы мультиплексоров 8, с выходов которых поступают на синхровходы регистров 9, где суммируютс в реальном масштабе времени.
Дл считывани информации, накопленной в одном из каналов устройства, на вход соответствующего триггера 7 подаетс сигнал , который переводит триггер 7 в нулевое состо ние. При этом переключаетс мультиплексор 8 соответствующего канала блока 1 пам ти. Сигнал «1 с инверсного выхода триггера 7 подаетс на управл ющий вход коммутатора 2 и через диод 11 на вход генератора 3 импульсов, разреша его работу. Генератор 3 вырабатывает пачку (2к-1) импульсов, которые через соответ- ствуюиХий мультиплексор 8 подаютс на син- хровход регистра 9 считываемого канала блока 1 пам ти и одновременно поступают на вход счетчика 6 (к - число информационных разр дов регистра 9).
В процессе рекуррентных сдвигов кода в регистре 9 через коммутатор 2 на вход селектора 4 поступает полна кольцева последовательность рекуррентного кода, фаза которого соответствует числу импульсов, накопленных в регистре 9. При этом сигнал начала работы счетчика 6 будет сформирован на выходе селектора 4, который срабатывает при прохождении через него конца рекуррентной последовательности, например кода с максимальным числом нулей 100...0. Выходной сигнал селектора 4 перебрасывает триггер 5 в единичное состо ние, который своим инверсным выходом снимает запрет
с входа сброса счетчика 6, разреша его работу.
Таким образом, в конце цикла считывани информации в соответствующем регистре 9 устанавливаетс исходный код накоп- ленной информации, а в счетчике б - дешифрованный код накопленного в регистре 9 числа импульсов. В конце цикла считывани и дешифрации информации, накопленной в одном из регистров 9 блока 1 пам ти, сиг0 нал с выхода генератора импульсов 3 устанавливает соответствующий триггер 7 в единичное состо ние, что приводит к переключению соответствующего мультиплексора 8 в режим накоплени входной информа ции. После считывани информации с выходов устройства триггер 5 сигналом сброса перебрасываетс в нулевое состо ние, что приводит к сбросу счетчика 6 в нулевое состо ние и запрету его работы в начале следующего цикла работы устройства. В пос0 ледующих циклах работа устройства происходит аналогичным образом.
Claims (2)
- Формула изобретени5 1- Запоминающее устройство, содержащее счетчик, генератор импульсов, селектор, коммутатор и блок пам ти, информационные выходы которого подключены к информационным входам коммутатора, выход которого подключен к входу селектора, первый0 выход генератора импульсов соединен со счетным входом счетчика, выходы разр дов которого вл ютс информационными выходами устройства, отличающеес тем, что, с целью повышени надежности устройства, в него введены мультиплексоры, группа триг5 геров, триггер и элементы разв зки, одни из выводов которых подключены к инверсным выходам триггеров группы, а другие выводы - к входу генератора импульсов, второй выход которого соединен с входами0 асинхронной установки в «О триггеров группы, входы асинхронной установки в «1 которых вл ютс входами выборки устройства , выход селектора подключен к входу асинхронной установки в «О триггера, вход асинхронной установки в «:1 которого в5 л етс входом сброса устройства, инверсный выход триггера соединен с входом сброса счетчика, пр мые выходы триггеров группы подключены к первым управл ющим входам соответствующих мультиплексоров, инверсные выходы триггеров группы соединены с вторыми управл ющими входами соответствующих мультиплексоров и с соответствующими управл ющими входами коммутатора , первые информационные входы мультиплексоров вл ютс информационными5 входами устройства, вторые информационные входы мультиплексоров соединены с первым выходом генератора импульсов, выходы мультиплексоров подключены к соот0ветствующим информационным входам блока пам ти, вход начальной установки которого вл етс установочным входом устройства .
- 2. Устройство по п. 1, отличающеес тем, что блок пам ти содержит регистры и триггеры , пр мые выходы которых подключены к информационным входам соответствующих регистров, выходы которых вл ютсинформационными выходами блока и соединены с входами синхронной установки в «1 соответствующих триггеров, входы синхронной установки в «О которых соединены с синхровходами соответствующих регистров и вл ютс информационными входами блока, входы асинхронной установки в «О триггеров соединены и вл ютс входом начальной установки блока.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864002696A SU1310898A1 (ru) | 1986-01-06 | 1986-01-06 | Запоминающее устройство |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864002696A SU1310898A1 (ru) | 1986-01-06 | 1986-01-06 | Запоминающее устройство |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1310898A1 true SU1310898A1 (ru) | 1987-05-15 |
Family
ID=21214556
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU864002696A SU1310898A1 (ru) | 1986-01-06 | 1986-01-06 | Запоминающее устройство |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1310898A1 (ru) |
-
1986
- 1986-01-06 SU SU864002696A patent/SU1310898A1/ru active
Non-Patent Citations (1)
Title |
---|
Самойлов Л. К. и др. Устройства задержки информации в дискретной технике. М.: Советское радио, .1973, с. 232, 233. Авторское свидетельство СССР № 693435, кл. G И С 11/00, 1974. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1310898A1 (ru) | Запоминающее устройство | |
SU1695389A1 (ru) | Устройство дл сдвига импульсов | |
SU1575187A1 (ru) | Устройство дл контрол кодовых последовательностей | |
SU1656567A1 (ru) | Устройство дл распознавани образов | |
SU1675948A1 (ru) | Устройство дл восстановлени тактовых импульсов | |
SU1660147A1 (ru) | Генератор псевдослучайных последовательностей | |
SU871163A1 (ru) | Генератор псевдослучайных последовательностей дес тичных чисел | |
SU1418656A1 (ru) | Коммутатор дл управлени шаговым двигателем | |
SU1383369A1 (ru) | Генератор кодовых колец | |
SU1545213A1 (ru) | Устройство дл реализации булевых функций | |
SU1751859A1 (ru) | Многоканальный преобразователь последовательного кода в параллельный | |
SU1573457A1 (ru) | Устройство дл формировани тестов | |
SU1150737A2 (ru) | Генератор последовательности импульсов | |
SU1649547A1 (ru) | Сигнатурный анализатор | |
SU1462281A1 (ru) | Генератор функций | |
SU1525693A1 (ru) | Генератор ортогональных кодов | |
RU1789985C (ru) | Устройство дл идентификации аналоговых сигналов | |
SU1487153A1 (ru) | Генератор псевдослучайных чисел | |
SU1478307A1 (ru) | Генератор псевдослучайных чисел | |
SU1596335A1 (ru) | Устройство дл формировани контрольного кода по модулю два | |
SU1287155A1 (ru) | Микропрограммное устройство управлени | |
SU1269139A1 (ru) | Устройство дл контрол цифровых узлов | |
SU1427370A1 (ru) | Сигнатурный анализатор | |
RU1805465C (ru) | Генератор псевдослучайных чисел | |
SU1583938A1 (ru) | Буферное запоминающее устройство |