SU1290336A1 - Device for entering information in memory of microcomputer with common bus - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и может быть использовано в устройствах ввода информации в пам ть микроЭВМ. . Цель изобретени  - упрощение устройства . Устройство содержит буферный регистр, формирователь адреса, блок управлени  и блок коммутации. Вьше- упом нута  совокупность признаков приводат к достижению цели. 4 ил. Х) о со 00 Ot)The invention relates to the field of computing and can be used in input devices in the microcomputer memory. . The purpose of the invention is to simplify the device. The device contains a buffer register, an address driver, a control unit and a switching unit. The above mentioned set of features leads to the achievement of a goal. 4 il. X) about from 00 Ot)

Description

Изобретение относитс  к вычислиельной технике и может быть испольовано в устройствах ввода информаии в микроэвм.The invention relates to computing technology and can be used in information input devices in microcomputers.

Целью изобретени   вл етс  упроение устройства.The aim of the invention is to simplify the device.

На фиг. 1 представлена блок-схеа устройства дл  ввода информации пам ть микроэвм с общей шиной; на иг, 2 - структурна  схема блока коммутации; на фиг, 3 - структурна FIG. 1 shows a block diagram of an information input device for a microcomputer memory with a common bus; ig, 2 - block diagram block diagram; fig 3 - structural

схема блока управлени ; на фиг.- 4 - временные диаграммы, характеризующиеcontrol block diagram; FIGS. 4 are timing charts describing

цикл обмена информацией.information exchange cycle.

Устройство дл  ввода информации в пам ть микроэвм с общей шиной соержит (см. фиг. 1) буферный регистр 1 информации, формирователь 2 адреса , блок 3 управлени  и блок 4 коммутации . По линии св зи q осуществл етс  ввод информации ДАННЫЕ с внешнего устройства (не показано), например аналого-цифрового преобразовател , на вход буферного регистра 1 информации, По служебной- линии св зи б от внешнего устройства поступают сигналы ГТ (запрос- на обмен ) на вход формировател  2 адреса и одновременно на вход блока 3 управлени . По служебным лини м св зи 6 ОТВ (ответ), г ДЗП (достоверность записи) и д ОБМ (обмен информацией ) осуществл етс  св зь блока 3 управлени  с ОЗУ микроэвм (не показана) , По лини м св зиэ 3, осуществл етс  передача управл ющих сигналов с блока 3 на соответствующие входы буферного регистра информации и блока 4 коммутагщи. В свою очередь, передача информации ДАННЫЕ с выхода регистра 1 и АДРЕСА с выхода формировател  2 осуществл етс  по лини м св зи к ,л с соответствующими входами блока 4 коммутации, выходна  информаци  которого по линии св зи (U передаетс  на вход ОЗУ микроэвм.A device for entering information into the microcomputer memory with a common bus contains (see Fig. 1) the buffer register 1 of information, the address generator 2, the control unit 3 and the switching unit 4. The q data line is used to input DATA information from an external device (not shown), for example, an analog-digital converter, to the input of the buffer information register 1, the GT signal is received from the external device (service request for exchange) to the input of the driver 2 addresses and at the same time to the input of the control unit 3. Over the service lines 6 of the public television (answer), g of the DZP (reliability of the record) and d MBP (information exchange), the control unit 3 is connected to the RAM of the microcomputer (not shown), via the communication lines 3, the transmission control signals from block 3 to the corresponding inputs of the buffer register information and block 4 commutators. In turn, the transmission of information DATA from the output of register 1 and ADDRESS from the output of generator 2 is carried out via communication lines k, l to the corresponding inputs of switching unit 4, the output information of which is over the communication line (U is transmitted to the micro-computer RAM.

Блок коммутации (см, 4иг. 2) предназначен дл  передачи адресов и данных в магистраль ОЗУ микроЭВМ и выполнен в виде 16-разр дного мультиплексора с двух направлений на одно направление. Каждый из разр дов мультиплексора содержит первый 5 и второй 6 элементы НЕ и элемент 2И- -ИЛИ-НЕ 7. Элемент 5 входом подключен к линии св зи, к, а выходом - кThe switching unit (see, 4ig. 2) is designed to transfer addresses and data to the RAM main of the microcomputer and is designed as a 16-bit multiplexer from two directions to one direction. Each of the multiplexer bits contains the first 5 and second 6 elements NOT and the element 2I-OR-NOT 7. Element 5 is connected to the communication line, to, and output to

первому входу элемента 7, у которого третий вход  вл етс  выходомthe first input of element 7, whose third input is the output

5five

00

5five

00

5five

00

5five

00

5five

элемента 6, вход которого подюгцочен к линз и св зи л , Второй и четвертый входы элемента 7 подключены соответственно к п тому (Строб адреса) и шестому (Строб данных) выходам блока 3 управлени .element 6, the input of which is articulated to the lenses and the linkage; the second and fourth inputs of the element 7 are connected respectively to the fifth (Address Strobe) and sixth (Data Strobe) outputs of the control unit 3.

Блок 3 управлени  (см, фиг, 3) содержит элементы НЕ 8, НЕ 9, элементы задержки 10,11 и 12, одновиб- раторы 13 и 14, RS-триггеры 15 и 16 и 1К-триггер 17.The control unit 3 (see, FIG. 3) contains the elements HE 8, HE 9, delay elements 10.11 and 12, one-shot 13 and 14, RS-flip-flops 15 and 16 and 1K-flip-flop 17.

Формирователь 2 адреса предназначен дл  формировани  адреса  чейки пам ти ОЗУ микроэвм, в которую производитс  запись информации и выполнен по общеизвестной схеме 4-разр дного двоичного счетчика, формирующего переменную часть адреса, а посто нна  часть адреса формируетс  па нными перемычками.Address shaper 2 is designed to form the address of a microelectronic RAM memory cell into which information is recorded and performed according to the well-known 4-bit binary counter circuit that forms the variable part of the address, and the permanent part of the address is formed by paired jumpers.

Работа устройства пр мого доступа в пам ти микроэвм заключаетс  в следующем.The operation of the direct access device in the microcomputer memory is as follows.

После выполнени  части программы,за которой следует обмен по записи с внешним устройством, процессор микроЭВМ переходит в режим ожидани  и внешнее устройство по мере гот овности выдает информацию и сигнал-ГТ, по которому формирователь 2 адреса формирует адрес  чейки ОЗУ микроЭВМ, Информаци  поступает в буферный регистр 1, При по влении запроса на обмен от внешнего устройства блок 3 управлени  организаует цикл обращени  к ОЗУ микроэвм по записи с соблюдением временных соотношений между информационными и служебными сигналами. При этом блок 3 управлени  вырабатывает серию управл ющихAfter executing a part of the program, which is followed by the exchange of the recording with an external device, the microcomputer processor goes into standby mode and the external device provides information and a GT signal, according to which the address shaper 2 forms the address of the microcomputer RAM cell. register 1; When a request for exchange from an external device is received, control unit 3 organizes the cycle of accessing the RAM of the microcomputer by writing, observing the temporal relations between information and service signals. In this case, the control unit 3 generates a series of control

гg

сигналов на буферный регистр I информации и на блок 4 коммутации. Кроме того, он осуществл ет св зь с микро- ЭВМ по лини м служебных сигналов (ОБМ, ОТВ, ДЗП), По мере поступлени  управл ющих сигналов блок 4 коммутации выдает в 16-разр дную магистраль ОЗУ коды адреса  чейки, к которой осзтцествл етс  обращение по записи , а также информацию, которую необходамо записать по выбранному адресу. Передачу адресных и информационных слов блок 4 коммутации осуществл ет с разделением во времени . Процесс записи информации синхронизируетс  и контролируетс  блоком 3 управлени  посредством обмена с ОЗУ микроэвм по лини м служебныхsignals on the buffer register I information and on the switching unit 4. In addition, it communicates with the microcomputer via the service signal lines (MBP, PTV, DZP). As control signals arrive, the switching unit 4 issues, to a 16-bit RAM line, the address codes of the cell to which address by record, as well as information that must be recorded at the selected address. The transfer of the address and information words of the switching unit 4 is carried out with separation in time. The process of recording information is synchronized and monitored by the control unit 3 by exchanging microcomputers with RAM along service lines.

сигналов (ОБМ, ОТВ, ДЗП), По окончании передачи информационного массива устройство ввода информации в пам ть микроэвм формирует признак окончани  обмена, инициирующий запуск процессора микроЭВМ на продолжение выполнени  рабочей программы. При этом устройство пр мого доступа в пам ть микроэвм переходит в режим ожидани , запрещающий любой вид обмена с ОЗУ. Этот режим характеризуетс  наличием уровней 1 на всех лини х, соедин ющих данное устройство с магистралью ОЗУ. Режим ожидани  поддерживаетс  блоком 3 управлени  до прихода следующего сигнала ГГ.signals (OBM, OTF, DZP). After the transfer of the information array is completed, the information input device in the microcomputer memory forms a sign of the end of the exchange, initiating the start of the microcomputer processor to continue the execution of the work program. In this case, the device of direct access to the memory of the microcomputer goes into the standby mode, prohibiting any type of exchange with the RAM. This mode is characterized by the presence of levels 1 on all lines connecting this device to the RAM ram. Standby mode is maintained by control block 3 until the next GG signal arrives.

Работа блока коммутации 4 заключаетс  в следующем. До прихода сигнала Запрос на обмен в буферный, регистр 1 данных и формирователь 2 адреса записываютс  коды информации и адреса  чейки ОЗУ микроЭВМ, к которой предполагаетс  обращение по записи. С выходов указанных блоков коды поступают на входы лементов 5 и 6. Как указывалось выше, передача в ОЗУ микроэвм адресов и данных происходит с разделением во времени. Этот режим обеспечиваетс  блоком 4, который управл етс  блоком 3 следующим образом. После поступлени  в блок 3 сигнала Запрос на обмен блок 3 вырабатывает положительный импульс Строб выдачи адреса, который по соответствующей щине поступает на общие входы элементов 7. При этом на линии Строб выдачи данных присутствует О. При поступлении положительного импульса по линии Строб выдачи адреса адресна  информаци  с выходов соответствующих инверторов синхронно с сигналом Строб выдачи адреса.по вл етс  на выходе элементов 7, причем коды всех разр дов адреса (с О по 15) повтор ют коды адресов на входе адресных инверторов (элементов НЕ 5). Таким образом, во врем  действи  импульса Строб выдачи адреса осуществл етс  по линии св зи м передача в магистраль ОЗУ 16-разр дного кода адреса  чейки, в которую будет производитьс  запись информации. По окон- чации сигнала Строб выдачи адреса в микроэвм осуществл етс  запоминание выданного адреса  чейки, а на соответствующей линии блока 3 устанавливаетс  О. После сн ти  сигнала Строб выдачи- адреса блок 3 вырабатывает положительный импульс Строб выдачи данных, который по соответствующей линии поступаетThe operation of switching unit 4 is as follows. Before the signal arrives, the exchange request is buffered, the data register 1 and the address generator 2 are recorded with the information codes and the addresses of the RAM cell of the microcomputer, which is supposed to be accessed by writing. From the outputs of these blocks, the codes arrive at the inputs of elements 5 and 6. As mentioned above, the transfer of microcomputer addresses and data into RAM is time-divided. This mode is provided by block 4, which is controlled by block 3 as follows. After a signal arrives at block 3, the Exchange request unit 3 generates a positive pulse. An address gate stresses, which is sent to the common inputs of elements 7 via the corresponding bus. At the same time, O is present on the Strobe data line. When a positive pulse is received on the Strobe line, the address information is received. from the outputs of the corresponding inverters synchronously with the Strobe signal of address output. appears at the output of elements 7, and the codes of all address bits (from 0 to 15) repeat the address codes at the input of the address inverters (element NOT 5). Thus, during the pulse operation, the address output gate is transmitted over the communication line to the RAM trunk of the 16-bit code of the address of the cell into which information will be recorded. At the end of the signal, the strobe of issuing an address into the microcomputer stores the issued cell address, and on the corresponding line of block 3 it is set O. After the signal is removed, the strobe of output and address of block 3 generates a positive pulse.

на общие входы элементов 7, как и в , предыдущем случае 16-разр дного кода данных, повтор ющего код на входах элементов 6 данных. Этот 16- разр дный код данных поступает вto the common inputs of elements 7, as in the previous case of the 16-bit data code, which repeats the code at the inputs of data elements 6. This 16-bit data code comes in

магистраль ОЗУ микроЭВМ и записываетс  в  чейку, адрес которой был передан и запомнен во врем  действи  сигнала Строб выдачи адреса. По по влению очередного сигнала ЗапросThe RAM of the microcomputer is recorded in a cell whose address was transmitted and stored during the operation of the Strobe signal output address. By the appearance of the next signal Request

на обмен блок 4 коммутации повтор ет описанный цикл записи.for exchange, switching unit 4 repeats the described write cycle.

Временные диаграммы, характеризующие цикл обмена между внещним устройством и ОЗУ микроэвм черезTiming diagrams characterizing the cycle of exchange between the external device and the microcomputer RAM through

устройство пр мого доступа в пам ть микроэвм приведены на фиг, 4. При по влении запроса на обмен блок 3 управлени  формирует управл ющее воздействие на блок 4 коммутацииthe direct access memory device of the microcomputer is shown in FIG. 4. When a request for an exchange is received, the control unit 3 generates a control action on the switching unit 4

дл  передачи по лини м АДРЕС - ДАННЫЕ адреса  чейки, к которой производитс  обращение, С задержкой в 100 НС, осуществл емой элементом задержки блока 3 управлени , вырабатываетс  передний фронт сигнала ОБМ, поступающий по соответствующей линии в ОЗУ, в котором происходит запоминание пол  адреса  чейки, С задержкой в 400 не блок 3 управлени for transmission via ADDRESS - DATA addresses of the cell to be addressed, a delay of 100 NS, carried out by the delay element of the control unit 3, generates the leading edge of the MBS signal, which enters the corresponding line in the RAM, in which the cell address field is memorized , With a delay of 400 not 3 control block

вырабатывает передний фронт сигнала ДЗП, по которому блок 4 передает информацию в ОЗУ и производитс  запись в выбранную  чейку. По окончании записи в данную  чейку, котора  длитс  около 200 не, ОЗУ формирует передний фронт сигнала ОТВ, подтверждающий со стороны микроЭВМ наличие записи. Этот сигнал воспринимаетс  блоком 3 управлени , который с задержкой в 200 не снимает сигнал ДЗП, Задержка в 200 не вводитс  дл  более доетоверной запиеи данных в  чейку ОЗУ, По окончании сигнала ДЗП через 400 не ОЗУ формиРУет задний фронт сигнала ОТВ, который , воздейству  на блок 3 управлени , завершает цикл обмена. При по влении нового запроса на обмен информацией цикл записи повтор етс .generates the leading edge of the DZP signal, according to which block 4 transmits information to the RAM and writes to the selected cell. At the end of the recording in this cell, which lasts about 200 ns, the RAM forms the leading edge of the signal of the OTV, confirming the presence of the record by the microcomputer. This signal is perceived by control unit 3, which, with a delay of 200, does not remove the DZP signal, the Delay of 200 is not entered for more than pre-atomic data storage in the RAM cell. At the end of the DGP signal, through the 400 non-RAM, the falling edge of the OTB signal, which affects the unit 3 controls, completes the exchange cycle. When a new information exchange request is received, the write cycle is repeated.

Блок 3 управлени  также работает в соответствии с временными диаграммами на фиг. 4. Сигнал ГТ, указывающий на то, что данные и адреса готовы дл  передачи в микроЭВМ, инThe control unit 3 also operates in accordance with the timing diagrams in FIG. 4. The GT signal, indicating that the data and addresses are ready for transmission to the microcomputer,

JOJO

f5f5

5 .-12903365.-1290336

ертируетс  на элементе 8 и постуает на S-нход триггера 17, который ырабатывает потенциал разрешени  ыдачи кода адреса через блок 3 упавлени . С задержкой в 100 не на лементе 10 сигнал ГТ поступает а S-в.ход триггера 16, и на линии БМ магистрали ОЗУ по вл етс  отриательный перепад напр жени , по которому в ОЗУ происходит запоминание кода адреса,- преданного по ли- ни м АДРЕС-ДАННЫЕ. Через 150 не сигнал ТТ, воздейству  на С-вход триггера 17, снимает потенциал разрешени  выдачи кода адреса и, од- новременно воздейству  на S-вход триггера 15, выдает потенциал разрешени  выдачи кода данных, С за- держкой в 100 НС на линии ДЗП по вл етс  отрицательный перепад, инициирующий запись выданной информации в  чейку ОЗУ. После записи информации микроэвм выдает сигнал ОТВ, подтверждающий запись, передний фронт которого через одновибратор 13, подаетс  на R-вход триггера 16 и снимает сигнал ДЗП, после чего на мик- роЭВМ вьфабатывает задний фронт сигнала ОТВ. Задний фронт сигнала ОТВ через одновибратор 1,4 подаетс  на R-вход триггера 6, снима  тем самым сигналом ОБМ, после чего цикл обмена считаетс  законченным. При необходимости многократной записи информации в  чейки ОЗУ обмен осуществл етс  в соответствии с описанным алгоритмом. Обеспечива  высокое быстродействие обмена информацией между внешним устройством и микроЭВМ, предлагаемое устройство дл  ввода информации в пам ть микроЭВМ с общей шиной может быть применено дл  работы с высокоскоростными датчиками информации, например телевизионными передающими камерами при передаче больших массивов данныхIt is checked on element 8 and put on S-trigger trigger 17, which generates the potential for resolving the delivery of the address code through control unit 3. With a delay of 100 not on element 10, the GT signal arrives at the S-in. Trigger trigger 16, and a negative voltage drop appears on the BM line of the RAM main line, through which the address code is memorized in RAM, ADDRESS DATA. After 150 no CT signal, acting on the C input of the trigger 17, removes the potential for issuing the address code and, simultaneously acting on the S input of the trigger 15, gives the potential for issuing the data code, With a delay of 100 NS on the DZP line a negative differential appears, initiating the recording of the output information into the RAM cell. After recording the information, the microcomputer generates an OTB signal confirming the recording, the leading front of which, via the one-shot 13, is applied to the R input of the trigger 16 and removes the DGP signal, after which the back edge of the OTV signal is output to the microcomputer. The falling edge of the signal of the FCV through the one-shot 1.4 is applied to the R input of trigger 6, thereby removing the MBP signal, after which the exchange cycle is considered complete. If it is necessary to repeatedly record information in the RAM cells, the exchange is carried out in accordance with the described algorithm. Providing a high speed of information exchange between an external device and a microcomputer, the proposed device for inputting information into the microcomputer memory with a common bus can be used to work with high-speed information sensors, for example, television transmission cameras when transmitting large data arrays

2020

2525

ги н ни г л  ч л ци пи с в с к вх х т в к в эл с в вхgin ni gl h qi pi s c s k vx x t v k e el s v i

мm

30 в г к п ми30 in g to p mi

35 у эл эл ти ви35 u e el ti vie

40 ди вы вы пе -45 вы в эл40 di you you ne -45 you in el

Claims (1)

Формула изобретени. Claims. Устройство дл  ввода информации в пам ть микроэвм с общей шиной, содержащее буферный регистр, формирователь адреса и блок управлени  о т ли.ч а ющ е..е с   тем, что, с целью упрощени , оно содержит блок коммутации, выход которого  вл етс  информационным выходом устройства, вход данных устройства соединен с информационным входом буферного реA device for inputting information into the microcomputer memory with a common bus, containing a buffer register, an address driver and a control unit, that is, so that, for the sake of simplicity, it contains a switching unit whose output is information output device, the data input device is connected to the information input buffer buffer 5five 00 5five гистра, вход записи которого соединен . с первым выходом блока управлени , второй и третий выходы которого соединены с первым и вторым управл ющими входами блока коммутации, четвертьй и п тый выходы блока управ - лени  соединены с выходом сигнализации обмена и выходом управлени  записью в пам ть устройства соответственно , вход признака окончани  ввода устройства соединен с входом сброса блока управлени , вход запуска которого соединен с управл ющим входом формировател  адреса и с входом запроса на ввод устройства, выходы буферного регистра и формировател  адреса соединены с первым и . вторым информационными входами блока коммутации соответственно, причем блок коммутации содержит первую и вторую группы элементов НЕ и группу элементов 2И-ИЛИ-НЕ, выходы которой соединены с выходами блока коммутации , первый и второй информационные входы блока коммутации соединены с входами элементов НЕ первой и второй групп соответственно, выходы элементов НЕ первой и второй групп соединены соответственно с первыми иgistra, whose entry entry is connected. The first output of the control unit, the second and third outputs of which are connected to the first and second control inputs of the switching unit, the fourth and fifth outputs of the control unit are connected to the exchange alarm output and the write control output to the device memory, respectively, the input end sign input device is connected to the reset input of the control unit, the startup input of which is connected to the control input of the address generator and to the input of the request to enter the device, outputs of the buffer register and the address generator of the connection us with the first and. the second information inputs of the switching unit, respectively, where the switching unit contains the first and second groups of elements NOT and the group of elements 2И-OR-NOT whose outputs are connected to the outputs of the switching unit, the first and second information inputs of the switching unit are connected to the inputs of the elements of the first and second groups respectively, the outputs of the elements of the first and second groups are connected respectively with the first and 30 вторыми Е1ходами элементов 2И-ИЛИ-НЕ группы, третьи и четвертые входы которых соединены соответственно с первым и вторым управл ющими входами блока коммутации, причем блок30 second E-inputs of elements 2I-OR-NOT groups, the third and fourth inputs of which are connected respectively to the first and second control inputs of the switching unit, the unit 35 управлени  содержит первый и второй элементы НЕ, с первого по третий элементы задержки, с первого по третий триггеры и первый и второй одно- вибраторы, вход запуска блока сое40 динен с входом первого элемента НЕ, выход которого соединен с первым выходом блока, с входом установки в 1 первого триггера, с входами первого и второго элементов задержки -45 выход которого соединен с синхровхо- дом первого и входом установки в 1 второго триггеров, выход первого элемента задержки соединен с входом установки в 1 третьего триггера.,35 of the control contains the first and second elements NOT, the first to the third delay elements, the first to the third flip-flops and the first and second single-vibrators, the block start input is connected to the input of the first element, whose output is connected to the first output of the block, with the input set to 1 of the first trigger, with inputs of the first and second delay elements -45 whose output is connected to the synchronization of the first and the installation input to 1 of the second trigger, the output of the first delay element is connected to the installation input to 1 of the third trigger., 50 инверсный выход которого соединен с четвертым выходом блока управлени , пр мой выход первого триггера соединен , с вторым выходом блока управлени , инверсный выход второго тригге55 ра соединен с входом третьего элемента задержки, выход которого соединен с п тым выходом блока управлени , пр мой выход второго триггера соединен с третьим выходом блока50 whose inverse output is connected to the fourth output of the control unit, the direct output of the first trigger is connected to the second output of the control unit, the inverse output of the second trigger is connected to the input of the third delay element, the output of which is connected to the fifth output of the control unit, the second output trigger is connected to the third output of the block иand ЖF Составитель В. Т пкин Редактор И. Рыбченко Техред Л, Сердюков а . Корректор А. Т 4::коCompiled by V. T pkin Editor I. Rybchenko Tehred L, Serdyukov a. Proofreader A. T 4 :: co Заказ 790А/48 Тираж 673 Подписное ВНЙИШ Государственного комитета СССРOrder 790A / 48 Circulation 673 Subscription to VNISH of the USSR State Committee по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб,, д, 4/5for inventions and discoveries 113035, Moscow, Zh-35, Raushsk nab ,, d, 4/5 Проиэводственио-полигра(|ическое предпри тие, г. Ужгород, ул. Проектна , 4Polyurethane-polygraphy (| ical enterprise, Uzhgorod, Proektna st., 4