SU1605241A1 - Computer to computer interface - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано дл  сопр жени  устройств, выход щих на различные интерфейсы, в частности на интерфейс типа системной шины персональной ЭВМ ЕС1840 и интерфейс типа общей шины ЭВМ СМ1420. Целью изобретени   вл етс  повышение быстродействи  обмена между ЭВМ. Устройство содержит устройство св зи с первой ЭВМ и устройство св зи с второй ЭВМ. Устройство св зи с первой ЭВМ содержит блок магистральных приемо-передатчиков, два блока интерфейсных передатчиков, два блока интерфейсных приемников, блок дешифраторов, регистр состо ний, регистр команд, блок пр мого доступа. Устройство св зи с второй ЭВМ содержит два блока магистральных приемо-передатчиков, два блока интерфейсных передатчиков, блок дешифраторов, регистры данных и состо ний, коммутатор, регистр адреса, блок прерываний, блок пр мого доступа. 2 з.п. ф-лы, 8 ил.The invention relates to automation and computer technology and can be used for interfacing devices that connect to various interfaces, in particular, to an interface like the system bus of a personal computer EC1840 and an interface like the common bus of a computer CM1420. The aim of the invention is to increase the speed of the exchange between computers. The device comprises a communication device with a first computer and a communication device with a second computer. The communication device with the first computer contains a block of trunk transceivers, two blocks of interface transmitters, two blocks of interface receivers, a block of decoders, a state register, a command register, a block of direct access. The communication device with the second computer contains two blocks of trunk transceivers, two blocks of interface transmitters, a block of decoders, data and status registers, a switch, an address register, an interrupt block, a direct access block. 2 hp f-ly, 8 ill.

Description

Изобретение относитс  к автоматике и вычислительной.технике и может быть использовано дл  сопр жени  .устройств, выход ит-х на различные интерфейсь;, в частности на интерфейс типа системной шины персональной ЭВМ i. на интерфейс типа общей шины ЭВМ QM1420.The invention relates to automation and computing technology and can be used for interfacing devices, outputting IT-x to various interfaces; in particular, to an interface such as a system bus of a personal computer i. on the interface type of a common bus computer QM1420.

Цель изобретени  - повышение быстродействи  обмена между ЭВМ.The purpose of the invention is to increase the speed of exchange between computers.

На фиг,1 представлен., блок-схема устройства; на Лига2 - функциональна  схема первого блока дешифраторов; на фиг.З - функциональна  схема первого блока прерываний; на фиг.4 - функциональна  схема первого блока пр мого доступа; на Лиг.5 - функциональна  схема второго блока дешифраторов; на фиг.6 - функциональна  схема второго блока прерываний; на фиг.7-функ- - циональна  схема второго блока пр мого доступа; на фиг.8 - функциональна  схема узла синхронизации.Fig, 1 presents., The block diagram of the device; on Liga2 - the first block of decoders is functional; FIG. 3 is a functional diagram of the first interrupt block; 4 is a functional diagram of the first block of direct access; on Lig.5 - the functional scheme of the second block of decoders; figure 6 is a functional diagram of the second block interrupt; in Fig. 7, the function of the second block of direct access is functional; Fig.8 is a functional diagram of the synchronization node.

На блок-схеме (фиг.1) представлены устройство 1 св зи с первой ЭВМ и устройство 2 св зи с BTOpoii ЭВМ.The block diagram (Fig. 1) shows the communication device 1 with the first computer and the communication device 2 with the BTOpoii computer.

Устройство 1 св зи с нерпой ЭВМ содержит первый блок 3 магистральных приемопередатчиков, второй блок 4 интерфейсных приемников, первый блокThe device 1 of communication with the nerpa of the computer contains the first block 3 of main transceivers, the second block 4 of interface receivers, the first block

С5C5

оabout

СП 1чЭ 4SP 1chE 4

«1."one.

, ,

5 интерфейсных передатчиков, четвертый блок 6 интерфейсных приемников, третий блок 7 интерфейсных передатчиков , первый блок 8 дешифраторов, первый реггистр 9 данных, второй регистр 10 состо ний, регистр 11 кома первый блок 12 прерьшаний, первый бл 13 пр мого доступа.5 interface transmitters, fourth block 6 of interface receivers, third block 7 of interface transmitters, first block 8 of decoders, first registrar 9 of data, second register of 10 states, register 11 coma first block 12 alarms, first block 13 direct access.

Устройство 2 св зи с второй ЭВМ содержит второй блок 14 магистральных приемопередатчиков, первый блок 15 интерфейсных приемников, второй блок 16 интерфейсных передатчиков, третий блок 17 интерфейсных приемников , четвертый блок 18 интерфейсных передатчиков, второй блок 19 дешифраторов, второй регистр 20 данных , первый регистр 21 состо ний, третий блок 22 магистральных приемопередатчиков , коммутатор 23, регистр 24 адреса, счетчик 25 слов, четвертый блок 26 магистральных приемопередатчиков , второй блок 27 прерываний , второй блок 28 пр мого доступа .The device 2 communication with the second computer contains the second block 14 main transceivers, the first block 15 of interface receivers, the second block 16 of interface transmitters, the third block 17 of interface receivers, the fourth block 18 of interface transmitters, the second block 19 of decoders, the second register 20 data, the first register 21 states, the third block 22 of trunk transceivers, the switch 23, the address register 24, the counter 25 words, the fourth block 26 of trunk transceivers, the second block 27 interrupts, the second block 28 direct access.

Кроме того, на блок-схеме .(фиг.1) обозначены первый 29, второй 30,, третий 31, четвертый 32, п тый 33 выходы блока 13, вход 34 записи блока 13,группа режимных входов 35 блока 13, первый вход 36 запроса обмена блока 13, группа информационных входов 37 блока 13, первьм вход 38 направлени  обмена блока 13, второй вход 39 направлени  обмена блока 13, первый вход 40 запроса обмена блока 28, второй вход 41 запроса обмена блока 28, первый выход 42 блока 28, перва  группа информационных входов 43 блока 28, второй вькод 44 блока 28, третий выход 45 блока 28, чет вертьй выход 46 блока 28, группа выходов 47 синхронизации общей шины блока 28, вход 48 окончани  обмена блока 28, втора  группа информационных входов 49 блока 28, группа входов 50 разрешени  передачи блока 28, вход 51 сброса блока 13, второй вход 52 запроса обмена блока 13, группа входов 53 стробировани  блока 28, вход 54 готовности блока 28. Устройство 1 предназначено дл  сопр жени  с системой шины ЭВМ RC1840. Устройство 2 св зи предназначено дл  сопр жени  с общей шиной ЭВМ СМ1420. In addition, in the block diagram. (Fig. 1), the first 29, second 30, third 31, fourth 32, fifth 33 outputs of block 13, input 34 of block 13, mode input 35 of block 13, first input 36 are marked exchange request block 13, a group of information inputs 37 block 13, the first input 38 of the exchange direction of the block 13, the second input 39 of the exchange direction of the block 13, the first input 40 of the exchange request of the block 28, the second input 41 of the exchange request of the block 28, the first output 42 of the block 28, the first group of information inputs 43 of the block 28, the second code 44 of the block 28, the third output 45 of the block 28, the fourth part 46 of the block 28, group pa outputs 47 synchronization common bus unit 28, the input 48 of the end of the exchange unit 28, the second group of information inputs 49 of the block 28, the group of inputs 50 of the transfer resolution block 28, the input 51 of the reset block 13, the second input 52 of the exchange request block 13, the group of inputs 53 gating unit 28, readiness input 54 of unit 28. Device 1 is intended to interface with the RC1840 computer bus system. The communication device 2 is designed to interface with the common bus of the CM1420 computer.

Первый блок 8 дешифраторов (фиг.2 предназначен дл  дешифрации базового адреса устройства со стороны первойThe first block 8 decoders (figure 2 is designed to decrypt the base address of the device from the first

10ten

5five

00

5five

00

5five

00

5five

ЭВМ и вьработки сигналов обращени  ко всем регистрам и узлам устройства 1 св зи. Блок 8 содержит дешифратор 55 базового адреса, дешифратор 56 команд, элемент ИЛИ 57, элемент ИНЕ 58 и 59, элементы НЕ 60-62, элементы И-НЕ 63-66, элементы ИЛИ-НЕ 67-71. Дешифратор 55 базового адреса дешифрирует старшие разр ды шины адреса и в случае совпадени  его с адресом устройства формирует на своем выходе потенциал,, который разрешает работу дешифратора 56 команд, на который поступают младшие разр ды адреса и сигналы записи и чтени  через элементы И-НЕ 58 и 59, элемент НЕ 60. На выходе элемента И-НЕ 59 формируетс  сигнал, который через выход блока 8 поступает на разрешающий вход блока 3. Сигналы обращени  к регистрам в режиме пр мого доступа формируютс  на выходах элементов ИНЕ 63-66 и поступают на входы элементов 1ШИ-НЕ 67-70. На выходе элемента 1ШИ-НЕ 67 формируетс  строй записи в регистр младшего байта данных, а на выходе элемента ИШЬНЕ 68 - строб записи в регистр старшего байта данных (оба эти регистра изображены на фиг.1 как один регистр 9 данных). На выходах элементов ИЛИ-НЕ 69 и 70 формируютс  сигналы чтени  младшего и старшего байтов данных, которые поступают на блок 4. Первый блок 12 прерываний (фиг.З) предназначен дл  управлени  обменом данными в режиме прерываний. Блок 12 содержит триггеры 72-75, элементы И-НЕ 76-78, элемент ИЛИ 79 и элемент И 80. В блоке 12 происходит запоминание запросов прерывани , возникающих при различных услови х, и при наличии маски разрешени  прерывани  вырабатываетс  запрос .прерывани  к первому интерфейсу. Запросы, которые запоминаютс  в блоке 12 сбрасываютс  после чтени  регистра 10 состо ни  данного.интерфейсного блока.Computer and signal processing access to all registers and nodes of the communication device 1. Block 8 contains the decoder 55 of the base address, the decoder 56 commands, the element OR 57, the element INE 58 and 59, the elements NOT 60-62, the elements AND-NOT 63-66, the elements OR-NOT 67-71. The decoder 55 of the base address decrypts the higher bits of the address bus and, if it coincides with the address of the device, forms at its output a potential that allows the decoder 56 to work, which receives the lower bits of the address and the write and read signals through AND-NOT 58 elements and 59, HE element 60. At the output of the AND-HE element 59, a signal is generated, which, through the output of block 8, goes to the enable input of block 3. Signals for accessing registers in direct access mode are formed at the outputs of the IED elements 63-66 and are fed to the inputs ale ENTOV 1SHI NOR 67-70. At the output of the element 1ShI-NOT 67, the writing order in the low data byte register is formed, and at the output of the ICHNE 68 element, a write strobe is written to the high data byte register (both of these registers are shown in Figure 1 as one data register 9). At the outputs of the OR-NOT elements 69 and 70, the read signals of the low and high bytes of data are generated, which arrive at block 4. The first interrupt block 12 (FIG. 3) is designed to control the exchange of data in the interrupt mode. Block 12 contains the triggers 72-75, the AND-NE elements 76-78, the OR element 79 and the AND element 80. In block 12, the interrupt requests occurring under different conditions are memorized, and if there is an interrupt enable mask, the interrupt request is generated. interface. The requests that are memorized in block 12 are reset after reading the state register 10 of the given interface unit.

Первый блок 13 пр мого доступа (фиг.4) предназначен дл  управлени  обменом данными в режиме пр мого доступа . Блок 13 содержит триггеры формирователи (одновибраторы) , 86-89 импульсов, элементы ИЛИ 90-92, элементы НЕ 93 и 94, элементы И 95 - 100. Блок 13 вырабатывает на своем первом выходе сигналы запроса пр мо5160524The first direct access unit 13 (FIG. 4) is designed to control the data exchange in the direct access mode. Block 13 contains triggers formers (one-shot), 86-89 pulses, elements OR 90-92, elements NOT 93 and 94, elements AND 95-100. Block 13 generates, at its first output, request signals directly 5160524

го доступа к первой ЭВМ,а также сигналы запроса пр мого доступа к второй ЭВМ (устройство 2) на своем третьем выходе.access to the first computer, as well as request signals for direct access to the second computer (device 2) at its third output.

Второй блок 19 дешифраторов (фиг.5) предназначен дл  дешифрации базового адреса устройства со стороны второй ЭВМ и выработки сигналов обращени  ко всем регистрам и блокам уп- .Q равлени  устройства 2 св зи с второй ЭВМ. Кроме того, блок 19 формирует сигнал Синхронизаци  исполнител . Блок 19 содержит наборное поле 101 адреса, схему 102 сравнени , ,5 одновибратор 103, дешифратор 104 команд и триггер 105. Схема 102 сравнени  осуществл ет сравнение старших разр дов адреса второго интерфейса с адресом, зашитым с помощью 20 перемычек в наборном поле 101 адресов . Схема 102 стробируетс  сигналом Синхронизаци  задатчика, поступающим через один из первых входов блока 19. В случае совпадени  25 адресов на выходе схемы 102 сравнени  по вл етс  сигнал, запускающий одновибратор 103, на выходе которого по вл етс  импульс, поступающий на дешифратор 104,, на вход которо- зо го поступают младшие разр ды шины адреса и сигнал кода операции с второго интерфейса. На выходе дешифратора 104 формируютс  сигналы записи и чтени  регистров устройства, длительность которых определ етс  дпи- тельностью импульса с выхода одно- вибратора 103.По заднему фронту этого импульса устанавливаетс  триггер 105, что приводит к установке сигнала Синхронизаци  исполнител  на втором выходе блока 19. Этот сигнал удерживаетс  до сброса сигнала Синхронизаци  задатчика на первом входе блока 19..сThe second decoder unit 19 (Fig. 5) is designed to decipher the base address of the device from the second computer and generate signals to access all registers and control units of the communication device 2 from the second computer. In addition, block 19 generates a synchronization signal of the performer. Block 19 contains an address type field 101, a comparison circuit 102, 5 one-shot 103, a command decoder 104, and a trigger 105. A comparison circuit 102 compares the high-order address bits of the second interface with the address wired using 20 jumpers in the address type 101. Circuit 102 is gated by the synchronization signal of the set point through one of the first inputs of block 19. In the event of a coincidence of 25 addresses, the output of the comparison circuit 102 is a signal that triggers the one-shot 103, the output of which appears to be a pulse arriving at the decoder 104, the input of which receives the lower bits of the address bus and the signal of the operation code from the second interface. At the output of the decoder 104, signals are written and read from the device registers, the duration of which is determined by the pulse distance from the single-vibrator 103 output. At the falling edge of this pulse, a trigger 105 is set, which causes the Executive Sync signal to be set at the second output of the block 19. This the signal is held until the synchronization signal is reset by the setpoint adjuster at the first input of the block 19 ..

Второй блок 27 прерываний (фиг.6) предназначен дл  управлени  обменом данными с вторым интерфейсом в режиме прерываний. Блок 27 содержит триггеры 106-109, элементы НЕ 110 - 50 112, элементы И-НЕ 113-122, элементы ИЛИ-НЕ 123 и 124, элемент И-ИЛИ-НЕ 125, элемент И 126, диод 127, кон- денсатор 128, наборное поле 129 вектора прерывани . На элемент 123 поступают запросы на прерывание, возникающие при различтгх услови х. При, наличии маски разрешени  прерывани  на входе элемента И-НЕ 114 запросThe second interrupt block 27 (Fig. 6) is designed to control data exchange with the second interface in the interrupt mode. Block 27 contains triggers 106-109, elements NOT 110 - 50 112, elements AND-NOT 113-122, elements OR-NOT 123 and 124, element AND-OR-NOT 125, element AND 126, diode 127, capacitor 128 , typesetting field 129 of the interrupt vector. Element 123 receives interrupt requests that occur under different conditions. When, there is an interrupt enable mask at the input of the element AND-NOT 114 request

3535

в at

ге ме ро ноge mero

.Q ,5 20 25 зо с.Q, 5 20 25 s

0 0

5five

16sixteen

прерывани  с выхода элемента 123 нрохо тит через, элементы И-НЕ 114,НЬ 110 и элемент И-НЕ 117 и поступает через третий выход блока 27 и далее через блок 22 на шину запроса прерывани  второго интерфейса. Запрос прерывани  на щине запроса сохран етс  до тех пор, пока от второго интерфейса не поступит сигнал разрешени  прерывани , который через вход блока 27 проходит на входы элементов НЕ 111 и 112 и элемента И-НЕ 119. После прихода сигнала разрешени  прерывани  на выходе элемента И-НЕ 122 по витс  сигнал подтверждени  выборки и сброситс  сигнал запроса прерывани  на выходе элемента И-НЕinterrupts from the output of the element 123 via a microtiter, elements AND-HE 114, Hb 110 and element-AND 117 and enters through the third output of block 27 and then through block 22 to the interrupt request bus of the second interface. The interrupt request on the request bar is saved until the interrupt enable signal is received from the second interface, which passes through the input of block 27 to the inputs of the HE elements 111 and 112 and the AND-HE element 119. After the interruption signal arrives at the output of the AND element -NE 122 shows the sample acknowledgment signal and the interrupt request signal at the output of the NAND element

117.После сброса сигнала разрешени  прерывани  на входе блока 27 сбрасываетс  сигнал подтверждени  прерывани  на выходе элемента И-НЕ 122 и устанавливаютс  сигналы прерывани 117.After resetting the interrupt enable signal at the input of block 27, the interrupt acknowledgment signal is reset at the output of the AND-NOT element 122 and the interrupt signals are set

и Зан то на выходе элемента И-НЕand Zan then at the output of the element AND NOT

118.Вместе с этим сигналом с выхода блока 27 через коммутатор 23 и блок 14 на второй интерфейс передаетс  вектор прерывани  устройства , хран щийс  на наборном поле 129 вектора прерывани . Если устройство не требует прерывани , то сигнал разрешени  прерывани , поступающий на вход блока 27, транслируетс  следующему устройству через элемент И-НЕ 121 и выход блока 27. Диод 127 и конденсатор 128 служат дл  задержки фронта распространени  сигнала разрешени  прерывани .118. Along with this signal from the output of block 27, the interrupt vector of the device stored on the dial pad 129 of the interrupt vector is transmitted to the second interface via switch 23 and block 14. If the device does not require an interrupt, the interrupt enable signal, which enters the input of block 27, is transmitted to the next device via the NAND 121 element and the output of block 27. A diode 127 and a capacitor 128 serve to delay the propagation front of the interrupt enable signal.

Второй блок 28 пр мого доступа (фиг.7) предназначен дл  выработки управл ющих сигналов обмена данными в режиме пр мого доступа. Блок 28 содержит узел 130 синхронизации, узел 131 формировани  сигналов общей шины , таймер 132 и элемент И 133.The second block 28 direct access (Fig.7) is designed to generate control signals exchange data in the mode of direct access. Block 28 includes a synchronization node 130, a common bus signal generating node 131, a timer 132, and an AND element 133.

Узел 130 синхронизации предназначен дл  обеспечени  взаимодействи  в режиме пр мого доступа с устройством 1 св зи с первой ЭВМ и дл  выработки сигналов управлени  регистрами устройства I2 св зи с второй ЭВМSynchronization node 130 is designed to provide direct access mode interaction with communication device 1 with the first computer and for generating registers of the communication device I2 with the second computer.

Узел 130 содержит (фиг.8) триггеры 134-138, дешифратор 139, элементы И 140 и 141, элементы ИЛИ 142 - 144, элемент НЕ 145, группы формирователей 146-148 импульсов. Узел 131 формировани  сигналов с общей шиной предназначен дл  обеспечени Node 130 contains (Fig.8) triggers 134-138, a decoder 139, elements AND 140 and 141, elements OR 142-144, an element NOT 145, a group of drivers 146-148 pulses. The common bus signal generation unit 131 is designed to provide

взаимодействи  с второй ЭВМ в режиме пр мого доступа.interaction with the second computer in the direct access mode.

Таймер 132 предназначен дл  выработки сигнала ошибки в случае, если в течение заданного времени после вьщачи второй ЭВМ сигнала синхронизации (синхронизации задатчика) устройство не получит ответный сигнал синхронизации (синхронизаци  исполнител ) .Timer 132 is intended to generate an error signal in case the device does not receive a synchronization response signal (synchronization of the performer) within a specified time after the second computer has synchronization signal (master synchronization).

Устройство работает следующим образом .The device works as follows.

В исходном состо нии ка щое устройство св зи подключено к ЭВМ как контроллер внешнего устройства,сбрасываетс  и программируетс  соответствующей ЭВМ.In the initial state, the communication device is connected to the computer as an external device controller, is reset, and the corresponding computer is programmed.

После этого кажда  из ЭВМ может в любой момент времени инициировать операцию ввода или вывода информации (чтение или запись), при этом невозможно одновременное выполнение двух операций, а возможные конфликты решаютс  на программном уровне.After that, each computer can, at any time, initiate an information input or output operation (read or write), it is impossible to simultaneously perform two operations, and possible conflicts are resolved at the program level.

Кажда  операци  обмена под программным управлением состоит из следующей последовательности действий.Each exchange operation under program control consists of the following sequence of actions.

ЭВМ, инициирующа  операцию (ЭВМ- зада тчик) , посредством программного прерывани  сообщает другой ЭВМ (ЭВМ-исполнитель) об инициации операции обмена, направлении передачи и режиме передачи. Это происходит путем записи управл ющей информации в регистр 11 команд устройста 1 св зи с первой ЭВМ или путем записи аналогичной информации в регистр 21 состо ний устройства 2 св зи с второй ЭВМ. Часть разр дов регист1эа 11 команд используетс  дл  управлени  работой блока 12 прерываний и блока 13 пр мого доступа, а друга  часть разр дов через блок 7 интерфейсных передатчиков, блок 17 интерфейсных приемников поступает в устройство 2 св зи и используетс  там дл  управлени  работой блока 27 прерываний и блока 28 пр мого доступа, а также поступает на регистр 21 состо ний , который  вл етс  программно-доступным регистром ЭВМ-партнера . В свою очередь, часть разр дов регистра 21 состо ний используетс  дл  управлени  работой устройства 2 св зи, а друга  часть через блоки 18 и 6 поступает в устройство 1 св зи и используетс  там дл  управлени  работой блока 12 прерываний и блока 13 пр мого доступа, а также поступает на регистр 10 состо ний , который  вл етс  программнодоступным регистром другой ЭВМ. Таким образом, в процессе работы кажда  ЭВМ имеет возможность контролировать состо ние интерфейсного блока ЭВМ-партнера.The computer initiating the operation (computer task), by means of a program interrupt, informs the other computer (computer executor) about the initiation of the exchange operation, the direction of transmission and the transfer mode. This is done by writing control information to the register 11 of the commands of the communication device 1 with the first computer or by writing similar information to the state register 21 of the communication device 2 with the second computer. A part of the command register bits 11 is used to control the operation of the interrupt unit 12 and the direct access unit 13, and another part of the bits through the interface transmitter unit 7, the interface receiver unit 17 enters the communication device 2 and is used there to control the operation of the interrupt unit 27 and block 28 direct access, and also enters the state register 21, which is a program-accessible register of the partner computer. In turn, part of the bits of the state register 21 is used to control the operation of communication device 2, and the other part through blocks 18 and 6 enters communication device 1 and is used there to control the operation of interrupt unit 12 and direct access unit 13, and also enters the 10 state register, which is a program accessible register of another computer. Thus, in the course of operation, each computer has the ability to monitor the state of the interface unit of the computer partner.

Если ЭВМ-задатчик инициирует вывод данных, то предварительно в регистр данных (9 или 20) программно должно быть занесено первое слово (два байта) данных.If the master setter initiates data output, then the first word (two bytes) of data must be programmed in the data register (9 or 20).

ЭВМ-исполнитель, проанализировав полученную управл ющую информацию, считывает из регистра данных устройства слово данных, если ЭВМ-задатчик инициировала вывод, или записывает в регистр данных устройст- ства слово, если ЭВМ-задатчик инициировала ввод.The computer executor, after analyzing the obtained control information, reads the data word from the device data register if the master setter has initiated the output, or writes the word in the device data register, if the master setter has initiated the input.

После этого ЭВМ-исполнитель посредством программного прерывани After that, the computer executor by means of a software interrupt

сообщает другой ЭВМ о завершении своего цикла обмена с устройством. Это происходит путем записи бита запроса прерывани  в регистр 11 или 21, который , пройд  через блок 7 или 18 иinforms the other computer about the completion of its exchange cycle with the device. This is done by writing the interrupt request bit to register 11 or 21, which, having passed through block 7 or 18 and

блок 17 или 6, поступает на блок 27 или 12 прерываний, который осуществл ет прерывание своей ЭВМ,block 17 or 6 goes to interrupt block 27 or 12, which interrupts its computer,

ЭВМ-задатчик, проанализировав полученную управл ющую информацию, на Computer master, analyzing the obtained control information on

полн ет свою часть цикла обмена (считывание или запись в регистр данных) и вновь вызывает программное прерывание другой ЭВМ,fills its part of the exchange cycle (reading or writing to the data register) and again causes a program interruption of another computer,

Прекращение операции передачи данных под программным управлением может произойти по инициативе любой из ЭВМ. Размер массива данных, передаваемого под программным управлением , не ограничиваетс ,The termination of the programmed data transfer operation may occur at the initiative of any computer. The size of the data array transmitted under program control is not limited,

Кажда  операци  обмена в режиме пр мого доступа состоит из следующей последовательности действий. Сначала ЭВМ-задатчик записывает в устройст- ВО СВЯЗИ управл ющую информацию, если ЭВМ подключена к устройству 2 св зи, или осуществл ет программирование контроллера пр мого доступа к пам ти , если эта ЭВМ подключена к уст- ройству 1 св зи. Эта информаци  опре дел ет начальный адрес св занного с данной операгчей участка пам ти этой же ЭВМ и,размер блока данных, который следует передать. Эти данные записываютс  в регистр 24 адреса и счечик 25 слов соответственно.Each direct access exchange operation consists of the following sequence of actions. First, the setpoint controller writes control information into the communication device if the computer is connected to the communication device 2, or program the controller of direct memory access, if this computer is connected to the communication device 1. This information determines the starting address of the section of memory of the same computer connected with this operagchey and the size of the data block to be transferred. This data is recorded in address register 24 and a word count of 25 words, respectively.

Затем ЭВМ-задатчик посредством прграммного прерывани  сообщает другой ЭВМ об инициации операции обмена, направлении передачи данных и режиме передачи. Одновременно устройства 1 и 2 св зи подготавливаютс  к выполнению операций пр мого доступа.Then, the master computer, via a program interrupt, informs the other computer about the initiation of the exchange operation, the direction of data transfer and the transmission mode. At the same time, communication devices 1 and 2 are prepared for performing direct access operations.

ЭВМ-исполнитель, проа нализировав полученную информацию, записывает в устройство св зи управл ющую информацию , котора  определ ет начальный адрес св занного с требуемой операцией участка пам ти этой же ЭВМ и размер блока данных, который следует передать . Затем ЭВМ-исполнитель переводит свое устройство св зи в состо ние операции пр мого доступа. Запуск операции пр мого доступа производитс  путем записи соответствующего управл ющего слова в регистры 11 или 21. После этого устройство вьтолн ет передачу данных. Обращени  к пам ти с обеих сторон производ тс  по пр мому доступу без участи  процессоров. По окончании передачи данных вырабат тываютс  запросы на прерывани  обеих ЭВМ.The computer executor, analyzing the received information, writes control information into the communication device, which determines the starting address of the memory section of the same computer associated with the required operation and the size of the data block to be transferred. Then, the computer executor transfers its communication device to the direct access operation state. The start of the direct access operation is performed by writing the corresponding control word to registers 11 or 21. After this, the device performs data transfer. Access to memory on both sides is made by direct access without the participation of processors. At the end of the data transfer, requests are generated to interrupt both computers.

Прекращение операции передачи данных в режиме пр мого доступа происходит при переполнении счетчика 25 слов или счетчика длины массива данных , либо при обнаружении программной или аппаратной ошибки.The termination of the data transfer operation in the direct access mode occurs when the 25 words counter or the data length length counter overflows, or when a software or hardware error is detected.

Claims (3)

Формула изобретени Invention Formula 1, Устройство дл  сопр жени  двух электронных вычислительных машин (ЭВМ), содержащее три блока магистральных приемопередатчиков, четыре блока интерфейсных приемников, четыре блока интерфейсных передатчиков, два блока дещифраторов, два регистра данных, два регистра состо ни  и коммутатор, причем перва  группа информационных входов-выходов первого блока магистральных приемопередатчиков  вл етс  группой входов- выходов устройства дл  подсоединени  к шинам данных первой ЭВМ, группа информационных входов-выходов второго блока магистральных приемопередатчиков  вл етс  группой входов- выходов устройства дл  подсоединени  к шинам данных второй ЭВМ, выходы первого и второго регистров данных1, A device for interfacing two electronic computers (COMPUTERS) containing three main transceiver units, four interface receiver units, four interface transmitter units, two descriptors, two data registers, two status registers and a switch, the first group of information inputs -outputs of the first block of trunk transceivers is a group of inputs and outputs of the device for connection to the data buses of the first computer; a group of information inputs-outputs of the second block is a master cial transceivers is a group vhodov- output device for connection to the second computer data buses, the outputs of the first and second data registers соединены соответственно с входами первого и второго блоков интерфейсных передатчиков, выходы первого блока интерфейсных передатчиков соединены с информационными входами первого блока интерфейсных приемников , выходы второго блока интерфейсных передатчиков соединены с инфор- |Q мационными входами второго блока интерфейсных приемников, выходы третьего и четвертого блоков интерфейсных передатчиков соединены соответственно с информационными входами 5 третьего и четвертого блоков интерфейсных приемников, перва  и втора  группы информационных входов коммутатора соединены соответственно с выходами первого блока интерфейсных 20 приемников и с группой информационных выходов первого регистра состо ни , выходы коммутатора соединены с инфор м.ттцюитштми входами второго блока магистральных прнемопередат- 25 чикоч, информациоиньн выходы которого соединены с инс юрмаииоиными входами второго регистра данных и пер- иого регистра- состо }ы , перва  группа входов первого блока дешифра- 0 торов  вл етс  группой входов устройства дл  соединени  с адресными шинами первой ЭВМ, первый выход первого блока дешифраторов сое ршен с разрешающим входом первого блока магистральных приемопередатчиков, втора  группа информационных входов-выходов которого соединена с группой выходов второго блока интерфейсных приемников, группой информационных 0 входов первого регистра данных иconnected to the inputs of the first and second blocks of interface transmitters, the outputs of the first block of interface transmitters are connected to the information inputs of the first block of interface receivers, the outputs of the second block of interface transmitters are connected to information | Q inputs of the second block of interface receivers, outputs of the third and fourth blocks of interface transmitters connected respectively with the information inputs 5 of the third and fourth blocks of the interface receivers, the first and second groups and of the switch's input inputs are connected respectively to the outputs of the first block of interface 20 receivers and to the group of information outputs of the first state register, the switch outputs are connected to the information inputs of the second trunk block of the main switch 25, the information outputs of which are connected to the second data register inputs and the first register-state}, the first group of inputs of the first block of decoders is a group of inputs of the device for connection with the address buses of the first E M, the first output of first block decoders soy rshen permissive input of the first block of the main transceiver, the second group of information outputs connected to inputs of which outputs of the second group of interface unit receivers, group 0 information inputs of the first data register and группой информационных выходов второго регистра состо ни , вход разр да запроса обмена которого соединен с выходом четвертого блока интерфейс- 5 ных приемников, второй выход первого блока дешифраторов соединен с разрешающим входом второго блока интерфейсных приемников, синхровхода- ми первого регистра данных и второ- 0 ° регистра состо ни , группа информационных входов-выходов третьего блока магистральных приемопередатчиков  вл етс  группой входов-выходов устройства дл  подсоединени  к шинам 5 синхронизации и режима второй ЭВМ, первый информационный выход второго блока дешифраторов соединен с входом синхронизации третьего блока магистральных приемопередатчиков, выходthe group of information outputs of the second state register, the input of the exchange request of which is connected to the output of the fourth block of interface 5 receivers, the second output of the first block of decoders is connected to the enabling input of the second block of interface receivers, the synchronous inputs of the first data register and second 0 the status register, the group of information inputs-outputs of the third block of trunk transceivers is a group of inputs-outputs of the device for connection to the synchronization bus 5 and the second computer mode, rvy information output of the second block decoders connected to the input of the third sync block of the main transceivers yield 5five синхронизации и режима которого соединен с первым входом второго блока дешифраторов , второй выход которого соединен с входом разр да сии- хронизации первого регистра состо ни  и входом направлени  передачи коммутатора, отличающеес  тем, что, с целью повышени  быстродействи  обмена между ЭВМ, в устрой- ство введены блока пр мого доступа , два блока прерывани , регистр д ;оманд, счетчик слов, регистр адреса, четвертый блок магистральных приемопередатчиков , причем первьй выход первого блока пр мого доступа  вл етс  выходом устройства дл  подсоединени  к шине запроса пр мого доступа первой ЭВМ, второй выход первого блока пр мого доступа соединен с входом разр да признака передачи второго регистра состо ни , третий выход первого блока пр мого доступа соединен с входом запроса пр мого доступа третьего блока интерфейсных передатчиков , четвертый выход первого блока пр мого доступа соединен с первым входом сброса первого блока пре рываний, второй вход сброса которого соединен с входом записи перво- го блока пр мого доступа и подсоеди- нен к второму выходу первого блока дешифраторов, втора  группа входов которого объединена с группой режимных входов первого блока пр мого до- ступа, которые  вл ютс  группой входов устройства дп  подсоединени  к шинам режима пр мого доступа первой ЭВМ, выход первого блока прерывани   вл етс  выходом устройства дп  подсоединени  к шине Запрос прерывани  первой ЭВМ, первый выход четвертого блока интерфейсных приемников соединен с первым входом запроса прерывани  первого блока прерываний и с первым входом запроса обмена первого блока пр мого доступа, группа выходов второго блока интерфейсных приемников соединена с группами информационных входов первого блока пр - мого доступа и регистра команд, син- хровход которого соединен с вторым выходом первого блока дешифраторов, первый выход регистра команд.соединен с информационным входом третьего блока интерфейсных передатчиков, с входом разрешени  прерывани  первого блока прерываний, с первым входом направлени  обмена первого блока пр 0synchronization and mode of which is connected to the first input of the second block of decoders, the second output of which is connected to the discharge input of the synchronization of the first state register and the input of the transfer direction of the switch, characterized in that, in order to increase the speed of the exchange between computers, to the device direct access blocks, two interrupt blocks, register d; command, word counter, address register, fourth trunk transceiver block, the first output of the first direct access block is a device output for connecting the first computer to the direct access request bus, the second output of the first direct access unit is connected to the discharge input of the transmission flag of the second status register, the third output of the first direct access unit is connected to the direct access request input of the third block of interface transmitters, fourth output the first direct access block is connected to the first reset input of the first interrupt block, the second reset input of which is connected to the recording input of the first direct access block and connected to the second output of the first block decoders, the second group of inputs of which is combined with the group of mode inputs of the first direct access unit, which is a group of inputs of the device, connected to the direct access mode bus of the first computer, the output of the first interrupt unit, output of the device, bus connection interrupt request the first computer, the first output of the fourth block of interface receivers is connected to the first input of the interrupt request of the first interrupt block and to the first input of the exchange request of the first direct access block, a group of outputs The second block of interface receivers is connected to the groups of information inputs of the first direct access block and command register, the sync input of which is connected to the second output of the first decoder block, the first output of the command register register connected to the information input of the third block of interface transmitters interrupt unit, with the first input of the exchange direction of the first block pr 0 5five 5 0 5 0 5 0 5 0 5 0 5 0 мого доступа, в.торой вход направлени  обмена которого соединен с вторым выходом регистра команд,первый выход третьего блока интерфейсных при- приемников соединен с первым входом запроса обмена второго блока пр мого доступа, входом второго блока прерываний и с входом разр да запроса обмена первого регистра состо ни , второй выход третьего блока интерфейсных приемников соединен с вторым входом запроса обмена второго блока пр мого доступа, первый выход второго блока пр мого доступа соеДи- нен с входом запроса пр мого доступа четвертого блока интерфейсных передатчиков, группа информационных входов которого объединена с первой группой информационных входов второго блока пр мого доступа, с первой группой информационных входов четвертого блока магистральных приемопередатчиков , первой группой информационных входов второго блока прерывани  и подсоединена к группе информационных выходов первого регистра состо ни , второй выход второго блока пр мого доступа соединен с входом синхронизации второго регистра данных, с входами прибавлени  единицы счетчика слов и регистра адреса, третий выход второго блока пр мого доступа соединен с входом разр да готовности первого регистра состо ни , четвертый выход второго блока пр мого доступа соединен с входомThe first access of the exchange direction of which is connected to the second output of the command register, the first output of the third block of interface receivers is connected to the first input of the exchange request of the second direct access unit, the input of the second interrupt block and the input of the exchange request bit of the first register state, the second output of the third interface receiver unit is connected to the second input of the exchange request of the second direct access unit, the first output of the second direct access unit is connected to the direct access request input of the fourth interface transmitters, the group of information inputs of which is combined with the first group of information inputs of the second direct access unit, the first group of information inputs of the fourth block of trunk transceivers, the first group of information inputs of the second interrupt unit, and the second group of information outputs the output of the second block of direct access is connected to the synchronization input of the second data register, with the inputs of the addition of the word counter unit and p Giustra address, the third output of the second direct access unit connected to the input of the first discharge register readiness state, the fourth output of the second direct access unit connected to the input наличи  запроса второго блока ПрерыIavailability of the request for the second block PreraI вани , группа выходов синхронизации общей шины второго блока пр мого доступа соединена с группой входов синхронизации и направлени  передачиvania, a group of sync outputs of a common bus of a second direct access unit is connected to a group of synchronization and transmission inputs соответственно третьего блока и чет- Irespectively the third block and the fourth вертого магистральных приемопередатчиков , выход переполнени  счетчика слов соединен с входом окончани  обмена второго блока пр мого доступа, группа информационных выходов счетчика слов подсоединена к третьей груп- группе информационных входов коммутатора , четверта  группа информационных входов которого объединена с второй группой информационных входов четвертого блока магистральных приемопередатчиков и подсоединена кThe group of information outputs of the word counter is connected to the third group of information inputs of the switch; the fourth group of information inputs of which are combined with the second group of information inputs of the fourth block of trunk transceivers and connected to группе информационных выходов регистра адреса, группа информационных входов которого объеди-the group of information outputs of the address register, the group of information inputs of which йена с Второй группой информационных входов второго блока пр мого доступа и подсоединена к группе информационных выходой второго блока -магистраль тлх приемопередатчиков, группа выходов вектора прерывани  второго блока прерываний подсоединена к п той группе информационных входов коммутатора , второй информационный выход . второго блока дешифраторов соединен с входами синхронизации счетчика слов, регистра адреса и с входом установки второго блока прерываний, выход запроса прерывани  второго блока прерываний соединен с входом разр да готовности первого регистра состо ний , выход разрешени  второго блока соединен с входами разрешени  третьего блока магистральных приемопередатчиков и коммутатора, группа выходов разрешени  передачи третьего блока магистральных приемопередатчиков соединена с группами входов разрешени  передачи второго блока пр мого доступа и второго блока прерываний, группа информационных выходов четвер вертого блока магистральных приемопередатчиков соединена с группой информационных входов второго блока дешифраторов, третий выход первого блока дешифраторов соединен с входом сброса первого блока пр мого доступа , п тый выход которого соединен с вторым входом запроса прерывани  первого блока прерываний и с разр дом признака получени  команды второго регистра состо ни , второй вы ход четвертого блока интерфейсных приемников соединен с вторым входом запроса обмена первого блока пр мого доступа, вход разрешени  которого соединен с третьим выходом регистра команд, группа выходов синхронизации второго блока дешифраторов соединена с группой входов стро- бировани  второго блока пр мого доступа , выход переполнени  регистра адреса соединен с входом готовности втррого блока пр мого доступа,группа входов счетчика слрв соединена с группой выходов второго блока ма- гистральных приемопередатчиков,втора  группа входов-выходов четвертого блока магистральных приемопередатчиков  вл етс  группой входов-выходов устройства дл  подключени  к шине адреса второй ЭВМ.Yen with the second group of information inputs of the second direct access unit and connected to the information output group of the second block — a highway of transceivers, the output group of the interrupt vector of the second interrupt block is connected to the fifth group of information inputs of the switch, the second information output. The second decoder unit is connected to the synchronization inputs of the word counter, address register and to the installation input of the second interrupt unit, the interrupt request output of the second interrupt unit is connected to the readiness bit of the first state register, the enable output of the second unit is connected to the enable inputs of the third trunk transceiver unit and the switch, the output enablement group of the third trunk transceiver unit is connected to the input enable input groups of the second direct output unit the access and the second interrupt block, the group of information outputs of the fourth trunk block of transceivers is connected to the group of information inputs of the second block of decoders, the third output of the first block of decoders is connected to the reset input of the first direct access block, the fifth output of which is connected to the second block interrupts and with the indication of receipt of the command of the second state register, the second output of the fourth block of interface receivers is connected to the second input of the request the exchange of the first direct access unit, the resolution input of which is connected to the third output of the command register, the synchronization output group of the second decoder unit is connected to the group of input inputs of the second direct access unit, the address register overflow output is connected to the readiness input of the next direct access unit, The group of inputs of the SLRV counter is connected to the group of outputs of the second block of trunk transceivers, the second group of inputs and outputs of the fourth block of trunk transceivers is a group th input-output device to connect to the bus address of the second computer. 2. Устройство по П.1, отличающеес  тем, что первый блок пр мого доступа содержит шесть , элементов И, три элемента ИЛИ, два элемента НЕ, п ть триггеров, четыре одновибратора, при этом выход первого элемента И соединен с входом первого триггера, вход установки Q которого соединен с выходом второго элемента И, выход третьего элемента И соединен с синхровходами первого и второго триггеров, выход первого элемента ИЛИ соединен с синхро- 15 входами третьего и четвертого триггеров , пр мой выход третьего триггера соединен с первым входом второго элемента ИЛИ, инверсный выход четвертого триггера соединен с первым за- 20 пускающим входом второго одновибратора и с первым входом третьего элемента И, второй вход которого соединен с информационными входами первого и второго триггеров, с входами 25 сброса третьего и четвертого триггеров и подсоединен к инверсному выходу п того триггера, выход второго одновибратора подсоединен к второму входу второго элемента ИЛИ, 30 выход которого соединен с синхровхо- дом п того триггера, вход сброса которого соединен с выходом четвертого элемента И и с входом первого элемента НЕ, вьосод которого соединен с 5 первыми входами п того и шестого элементов И, пр мой выход первого триггера соединен с вторым входом п того элемента И, выход которого соединен с входом установки второго триг- 0 гера, пр мой выход которого соединен с входом третьего одновибратора, выход которого соединен с первьм входом третьего элемента ИЛИ, второй вход которого соединен с выходом ше- 5 стого элемента И, выход четвертого одновибратора соединен с входом сброса второго триггера, первые входы первого, второго и четвертого элементов И объединены ме щу собой и соеди- 0 йены с входом записи первого блока пр мого доступа, первый информационный вход группы которого соединен с BTOjpbiM входом второго элемента И и входом второго элемента НЕ, выход 5 которого соединен с вторым входом2. The device according to claim 1, characterized in that the first block of direct access contains six, AND elements, three OR elements, two NOT elements, five flip-flops, four single-oscillators, and the output of the first AND element is connected to the input of the first trigger, The Q input of which is connected to the output of the second element I, the output of the third element I is connected to the synchronous inputs of the first and second triggers, the output of the first element OR is connected to the synchronous 15 inputs of the third and fourth triggers, the direct output of the third trigger OR, the inverse output of the fourth trigger is connected to the first triggering input of the second one-shot and the first input of the third element I, the second input of which is connected to the information inputs of the first and second triggers, and inputs 25 to reset the third and fourth trigger and connected to the inverse output the fifth trigger, the output of the second one-shot is connected to the second input of the second OR element, the output of which is connected to the synchronization of the fifth trigger, the reset input of which is connected to the output of the fourth element AND the input of the first element is NOT, the vyosod of which is connected to the 5 first inputs of the fifth and sixth elements I, the direct output of the first trigger is connected to the second input of the fifth element I, the output of which is connected to the input of the installation of the second trigger 0, the direct output of which is connected with the input of the third one-shot, the output of which is connected to the first input of the third OR element, the second input of which is connected to the output of the sixth AND element, the output of the fourth one-shot is connected to the reset input of the second trigger, the first inputs of the first, second and Werth elements and CB are combined IU and soedi- 0 yen from the first unit recording input direct access, the first information input of which is connected to the group BTOjpbiM input of the second AND gate and a second input of the NOR, the outlet 5 is connected to the second input первого элемента И, третий вход тре-| тьего элемента И объединен с вторым запускающим входом второго одновибратора и подсоединен к первому входуthe first element And, the third entrance is | of the second element And combined with the second triggering input of the second one-shot and connected to the first input запроса обмена первого блока пр мого доступа, nejJBbiH и второй входы направлени  обмена которого подсоединены соответственно к информационным входам четвертого и третьего триггеров , грзттпа режимных входов первого блока пр мого доступа соединена с входами первого элемента ИЛИ, второй вход запроса обмена и вход сброса i первого блока пр мого доступа соединены соответственно с входом установки п того триггера и с входом четвертого одновибратора, второй и третий иН(11Ормационные входы группы перво- го блока пр мого доступа соединены соответственно с вторым входом четвертого элемента И и вторым входом шестого элемента И, объединенного с третьим входом п того элемента И, первьй, второй, третий, четвертый и п тый выходы первого блока пр мого доступа соединены соответственно с пр мым выходом второго триггера,пр мым выходом первого триггера, выхо- дом третьего элемента ИЛИ, выходом второго элемента ИЛИ и пр мым выходом п того триггера.the exchange request of the first direct access unit, nejJBbiH and the second inputs of the exchange direction of which are connected respectively to the information inputs of the fourth and third flip-flops, mode input of the first direct access unit connected to the inputs of the first OR element, the second exchange request input and the reset input of the first block i direct access is connected respectively to the input of the installation of the fifth trigger and to the input of the fourth one-shot, the second and third IN (11Ormatsionnye inputs of the group of the first block of direct access are connected respectively correspondingly with the second input of the fourth element And and the second input of the sixth element And, combined with the third input of the fifth element And, the first, second, third, fourth and fifth outputs of the first block of direct access are connected respectively to the direct output of the second trigger, direct the output of the first trigger, the output of the third element OR, the output of the second element OR, and the direct output of the fifth trigger. 3. Устройство, по п. 1, отличающеес  тем, что второй бло пр мого доступа содержит узел синхронизации , узел формировани  сигналов общей шины, таймер и элемент И, при этом первый и второй входы запроса обмена второго блока пр мого доступа соединены с входами запроса передачи байта и признака разрешени  готовности узла синхронизации, перва  групп информационных входов блока соединена с входами направлени  передачи узла синхронизации, вход завершени  процедуры которого соединен с входом окончани  обмена блок, втора  груп- пл информационных входов которого соединена с входами инициализации и начала, цикла узла синхронизации, пер вый, второй, третий и четвертый входы стробировани  узла синхронизации соединены с группой входов стробировани  блока, вход готовности которо- го соединен с входом подготовки обмена узла синхронизации, группа входов разрешени  передачи блока соединена с входами разрешени  пр мого доступа , признака Зан то, признака окон чани  узла формировани  сигналов общей шины, вход признака окончани  узла фopм фoвaни  сигналов обще шины объединен с первым установочным входом таймера и п тым входом стробировани  узла синхронизации, первый выход блока соединен с выходом элемента И, Второй выход блока соединен с первым и вторым выходом прибавлени  единицы и выходом строба записи узла синхронизации, третий выход блока соединен с первым и вторым выходами готовности передачи узла синхронизации , четвертвый выход блока соединен с выходом ошибки и с выходом запроса Прерывани  узла синхронизации группа выходов синхронизации общей шины блока соединена с первым, вторым , третьим, четвертым выходами узла формировани  сигналов общей шины , первый выход таймера соединен с входом тактировани  узла синхронизации , второй выход таймера соединен с первым входом элемента И, второй вход которого соединен с выходом запроса узла синхронизации, первый, второй и третий выходы сброса узла синхронизации соединены с входами сброса узла формировани  сигналов общей шины, п тый выход узла формировани  сигналов общей шины соединен с входом пуска таймера и соединен с выходом синхронизации группы общей шины блока, шестой выход узла формировани  сигналов общей шины соединен с входом Зан то узла синхронизации и подсоединен к выходам синхронизации общей шины блока,причем узел синхронизации содержит дешифратор , п ть триггеров, два элемента И, три элемента ИЛИ, элемент НЕ,три группы формирователей импульсов, при этом вхо-ды инициализации цикла, начала цикла и первый вход стробировани  узла синхронизации соединены с первым, вторым и третьим входами дешифратора, вход направлени  пере- дачи узла синхронизации соединен с четвертым входом дешифратора, первым входом первого элемента И и первыми информационными входами формирователей импульсов первой и второй групп, вход зан тости узла синхронизации соединен с вторым информационным входом соответствующего формировател  импульсов второй группы, разрешаюи им входом соответствующего формировател  импульсов первой группы и п тым входом дешифратора, первый , второй, третий, четвертый и п тый выходы которого соединены соответственно с установочным входом и3. The device according to claim 1, characterized in that the second block direct access comprises a synchronization node, a common bus signal generating node, a timer and an element, the first and second inputs of the exchange request of the second direct access unit connected to the inputs of the request the byte and the readiness permission indication of the synchronization node, the first groups of information inputs of the block are connected to the inputs of the transmission direction of the synchronization node, the input of the completion of the procedure of which is connected to the input of the end of the exchange of the block, the second group of information the strokes of which are connected to the initialization and start inputs, the synchronization node cycle, the first, second, third and fourth synchronization node gating inputs are connected to the group of gating inputs of the block, the readiness input of which is connected to the exchange preparation input of the synchronization node, the group of block transfer enable inputs connected to the direct access enable inputs, the Sign of Zanto, the sign of the end of the common bus signal shaping node, the sign of the end of the node of the form of signal generation of the common bus is combined with the first a timer input and the fifth gate input of the synchronization node, the first output of the block is connected to the output of the AND element, the second output of the block is connected to the first and second output of the unit and the output gate of the recording of the synchronization node, the third output of the block is connected to the first and second outputs of the transmission readiness of the node synchronization, the fourth output of the block is connected to the output of the error and with the output of the request. Interrupt of the synchronization node; a group of synchronized outputs of the common bus of the block is connected to the first, second, third, fourth outputs the common bus signaling node, the first timer output is connected to the clock input of the synchronization node, the second timer output is connected to the first input of the AND element, the second input of which is connected to the output of the synchronization node request, the first, second and third reset outputs of the synchronization node are connected to the reset inputs of the node generating common bus signals, the fifth output of the common bus forming unit is connected to the start input of the timer and connected to the sync output of the common bus group; the sixth output of the signal generating unit The common bus is connected to the Input Zanto of the synchronization node and connected to the synchronization outputs of the common bus of the block, the synchronization node contains a decoder, five triggers, two AND elements, three OR elements, an HE element, three groups of pulse drivers, and inputs cycle initialization, cycle start and the first gate input of the synchronization node are connected to the first, second and third inputs of the decoder; the input of the transmission direction of the synchronization node is connected to the fourth input of the decoder, the first input of the first And element and the first The information inputs of the pulse formers of the first and second groups, the employment of the synchronization node are connected to the second information input of the corresponding pulse generator of the second group, resolved by the input of the corresponding pulse generator of the first group and the fifth input of the decoder, the first, second, third, fourth and fifth the outputs of which are connected respectively to the installation input and входом сброса первого триггера, вторым входом первого элемента И, первым входом первого элемента ИЛИ и входом сброса второго триггера, пер- въй выход соответствующего формировател  импульсов первой группы соединен с синхровходами первого и третьего триггеров, инверсный выход второго триггера соединен с ижЬормаци- онным входом первого триггера, входом сброса формирователей импульсов первой группы и первым входом второго элемента ИЛИ, выход которого соединен с входом сброса третьего триг , гера, установочный вход которого соединен с выходом первого элемента И, пр мой выход третьего триггера соединен с первым выходом сброса узла синхронизации и с входом элемента НЕ выход которого соединен с вторым входом , ;первого элемента ИЛИ, выход которого соединен с выходом запроса узла синхронизации, первый выход готовности передачи которого соединен с пр - мым выходом первого триггера, второй и третий информационные входы формировател  импульсов первой группы соединены соответственно с входом э;апроса передачи байта и входом за- вершени  процедуры узла синхронизации , второй вход стробировани  которого соединен с синхровходом четвертого триггера и с первым входом второго элемента И, выход которого со- единен с входом сброса п того триггера , инверсный выход которого соединен с выходом запроса прерывани  узла синхронизации, пр мой выход второго триггера соединен с информацион- ным входом четвертого триггера,, пр мой выход которого соединен с вторым входом второго элемента И и соединен с вторым выходом готовности передачиthe reset input of the first trigger, the second input of the first element AND, the first input of the first OR element, and the reset input of the second trigger, the first output of the corresponding pulse generator of the first group is connected to the synchronous inputs of the first and third triggers, the inverse output of the second trigger is connected to the initial input of the first trigger, the reset input of the pulse formers of the first group and the first input of the second element OR, the output of which is connected to the reset input of the third trigger, the hera whose setup input is connected to the output of the first element And, the direct output of the third trigger is connected to the first output of the reset of the synchronization node and to the input of the element NOT whose output is connected to the second input, the first OR element whose output is connected to the output of the synchronization node request, the first readiness output of which is connected to the direct output of the first trigger, the second and third information inputs of the pulse generator of the first group are connected respectively to the input e; the byte transfer request and the end input of the synchronization node procedure, the second The second gating input of which is connected to the synchronous input of the fourth trigger and the first input of the second element I, the output of which is connected to the reset input of the first trigger, the inverse output of which is connected to the interrupt request output of the synchronization node, the direct output of the second trigger connected to the information the input of the fourth trigger, the direct output of which is connected to the second input of the second element I and connected to the second output of the transmission readiness узла, второй выход формировател  импульсов первой группьт соединен с синхровходами второго и п того три г- геров, третий выход формировател  импульсов первой группы соединен с первым входом прибавлени  единицы узла синхронизации, входы признака разрешени  готовности и подготовки обмена узла синхронизации соединены с первым и вторым информационными входами формирователей импульсов третьей группы, первый и второй выходы которых соединены с установочным входом второго триггера и с выходом ошибки узла синхронизации, третий стробирую щий вход которого соединен с первым стробирующим ВХОДОМ формировател  импульсов Третьей группы, второй стро- бирующий вход которого объединен со стробирующим входом формирователей импульсов второй группы и подсоедине к входу тактировани  узла синхронизации , вход завершени  процедуры узла синхронизации соединен с третьими информационными входами формирователей импульсов второй группы, первый и второй выходы которых соединены соответственно с вторым выходом прибавлени  единицы и с вторым выходом сброса узла синхронизации, четвертый стробирующий вход которого соединен с первым входом третьего элемента ИЛИ, второй вход которого соединен с третьим выходом соответствующего формировател  импульсов второй группы, четвертый, выход которого соединен с вторым входом второго элемента ИЛИ и с третьим выходом сброса узла синхронизации, выход третьего элемента ИЛИ.соединен с выходом стробировани  записи узла синхрони- за1Ц1и.node, the second output of the first group of pulses is connected to the synchronous inputs of the second and fifth three ggers, the third output of the first group of pulses of the first group is connected to the first input of the addition of the synchronization node unit, the inputs of permission readiness and the exchange of the synchronization node are connected to the first and second information inputs of pulse drivers of the third group, the first and second outputs of which are connected to the setup input of the second trigger and with the output of the synchronization node error, the third gating The first input of which is connected to the first gating INPUT of the third group of the pulse shaper, the second gating input of which is combined with the gating input of the second group of shapers, and connected to the clock input of the synchronization node, the termination input of the synchronization node procedure is connected to the third information inputs of the second group of shapers, the first and second outputs of which are connected respectively with the second output of the addition of one and with the second output of the synchronization node, four whose strobe input is connected to the first input of the third OR element, the second input of which is connected to the third output of the corresponding pulse generator of the second group, the fourth output of which is connected to the second input of the second OR element, and the third reset output of the synchronization node, the third element OR.connected with the output of gating the synchronization node record. bvbv Фиг.ЗFig.Z Фиг ЛFIG L -т  -t Щиг.ЬSchig.by тt 7272 6868