SU1288751A1 - Устройство дл формировани изображени на экране телевизионного приемника - Google Patents

Description

НИИ изображений, вычислител  2 и коммутатора 9, что обеспечивает увеличение времени записи информации от внешнего источника в блок пам ти

1

Изобретение относитс  к вычислительной технике и предназначено дл  отображени  символьной и графической информации на телевизионных цветных экранах.

Цель изобретени  - повышение быст- родействи  устройства.

На фиг.1 приведена блок-схема устройства; на фиг.2 - блок-схема блока регенерации изображени ; на фиг.З - блок-схема вычислител ; на фиг.4 - блок-схема коммутатора.

Устройство дл  формировани  изображени  на экране телевизионного приемника содержит блок 1 приема данных вычислитель 2, первую 3, вторую 4 и третью 5. группы инверторов, первьй 6, второй 7 и третий 8 сумматоры, коммутатор 9, первый 10, второй 11 и третий 12 блоки пам ти, первьй 13, второй 14 и третий 15 преобразователи кодов, блок 16 регенерации изображени , формирователь 17 видеосигнала , первую 18, вторую 19 и третью 20 группы элементов И, первый 21, второй 22, третий 23, четвертьй 24, п тый 25 и шестой 26 регистры, первый 27, второй 28 и третий 29 элементы ИЛИ.

Блок 16 регенерации содержит первь 30, второй 31 счетчики, первьй 32, второй 33, третий 34, четвертьй 35, п тый 36 и шестой 37 формирователи, регистр 38, элемент НЕ 39, генератор 40 импульсов, первый 41 и второй 42 элементы задержки.

Вычислитель 2 содержит первьй 43 и второй 44 триггеры, формирователь i 45, регистр 46 адреса, регистр 47 маски , регистр 48 цвета, дешифратор 49 (регистры маски, цвета и адреса - элементы с трехстабильным состо нием).

Коммут,атор 9 содержит элемент НЕ 50 и элементы 2И-ИЛИ 51, 51д,..51

и тем самым повьшает достоверность информации о быстропротекающих динамических процессах, 3 з.п. ф-лы, 4 ил.

f5

0

5

,,

Устройство работает следующим образом .

На информационные входы устройства поступают информационные сигналы, содержащие параметры каждой точки формируемой фигуры (координаты, код операции , цвет), которые проход т через блок 1 приема данных и поступают на , информационные входы вычислител  2, где полученна  информаци  преобразуетс  в код адреса  чейки пам ти, трех- разр дньй код цвета и трехразр дньй код маски. Код цвета определ ет действи , производимые над точкой - зажечь/ погасить (1 в соответствующем разр де соответствует команде Зажечь точку определенного цвета). Код маски определ ет блок пам ти, в которьй будет записыватьс  информаци  (1 в соответствующем разр де кода маски). Код цвета с первого, второго и третьего выходов вычислител  2 поразр дно подаетс  на входы инверторов первой 3, второй 4 и третьей 5 групп, с выходов которых п-разр дный инверсньй код подаетс  на информационные входы первого 6, второго 7 и-третьего 8 сумматоров , причем на информационные входы младших разр дов последних посто нно подаетс  код 1,

С седьмого, восьмого и дев того выходов вычислител  2 код маски поразр дно подаетс  на разрешающие входы- Элементов и первой 18, второй 19 и третьей 20 групп. С седьмого выхода блока 16 регенерации изображени  на управл ющий вход вычислител  2 поступает сигнал, характеризующий режим работы первого 10, второго 11 и третьего 12 блоков пам ти (чтение/запись), При поступлении с седьмого выхода блока 16 сигнала Запись с четвертого выхода вычислител  2 на управл ющий вход коммутатора 9 поступает сигнал

высокого уровн , разрешающго прохождение через последний сигналов, определ ющих код адреса m  чеек пам ти первого 10, второго 11 и третьего 12

блоков пам ти, поступающих с п того и шестого выходов вычислител  2 на информационные входы первой группы коммутатора 9, с выходов которого код адреса подаетс  на адресные входы первого 10, второго 11 и третьего 12 блоков пам ти, при этом на выходах каждого блока пам ти устанавливаютс  п-разр дные коды, наход щиес  в га заданных  чейках пам ти.

С выходов первого блока 10 пам ти сигналы поступают на информационные входы второй группы первого сумматора 6 и на входы первого преобразовател  13 кодов, с выходов которого преобразованный п-разр дный код подаетс  на информационные входы первого 21 и второго 22 регистров, В первом сумматоре 6 коды с информационных входов обеих групп суммируютс , и с

его выходов m суммарных п-разр дных кодов подаетс  на информационные входы первого блока 10 пам ти (если в первом- разр де кода цвета установлен (СОД Зажечь точку, то на выходах сумматора происходит наращивание кодов , содержащихс  в m заданных  чейках пам ти, на единицу, если в первом разр де кода, цвета установлен код Погасить точку, то на выходах сумматора происходит уменьшение кодов, содержащихс  в га заданных  чейках пам ти , на единицу).

С информационных выходов второго блока 11 пам ти сигналы поступают на информационные входы второго сумматора 7 и на входы второго преобразовател  14 кодов, с выходов которого пре- образованньй п-разр дный код подаетс  на информационные входы третьего 23 и четвертого 24 регистров. Во втором сумматоре 7 коды с информационных входов обеих групп суммируютс  и с его выходов m суммарных п-разр дных кодов подаетс  на информационные входы второго блока 11 пам ти.

С информационных выходов третьего блока 12 пам ти сигналы поступают на информационные входы третьего сумматора 8 и на входы третьего преобразовател  15 кодов, с выходов которого преобразованный п-разр дный код по- даетс  на информационные входы п того 25 и щестого 26 регистров. В третьем

fO

х

а 25

15

30

35

, Q 2887514

сумматоре 8 коды с информационных входов обеих групп суммируютс .и с его выходов m суммарных п-разр дных кодов подаетс  на информационные входы третьего блока 12 пам ти.

По сигналу Запись с одиннадцатого и дес того выходов вычислител  2 на информационные входы элементов И первой 18, второй 19 и третьей 20 групп поступают управл ющие сигналы, и, если на их разрешающих входах имеютс  сигналы разрешени  (соответствующие разр ды кода маски равны 1), то уп)авл ющие сигналы проход т через них и поступают соответственно на управл ющие входы первого 10, второго 11 и третьего 12 блоков пам ти, тем самым записыва  в последние коды с ин- формационньк входов в одну из m  чеек пам ти, адреса которых установлены на адресных входах первого 10, второго 11 и третьего 12 блоков пам ти.

По окончании режима Запись с седьмого выхода блока 16 регенерации изображени  на управл ющий вход вычислител  поступает сигнал Чтение. По прин тию этого сигнала с четвертого выхода вычислител  2 на управл ющий вход коммутатора 9 поступает сигнал низкого уровн , разрешающий прохождение через последний сигналов, определ ющих код адреса m  чеек пам ти первого 10, второго 11 и третьего 12 бло- ков пам ти, поступающих с выходов.блока 16 на информационные входы второй группы коммутатора 9, с выходов которого код адреса подаетс  на адресные входы первого 10, второго 11 и третьего 12 блоков пам ти.

20

,Q 5

0

5

и дес тый выходы вычислител  2 блокируютс , и на выходах элементов И первой 18, второй 19 и третьей 20 групп устанавливаютс  сигналы, соответст- вующие режиму Чтение, которые поступают на управл ющие входы первого 10, второго 11 и третьего 12 блоков пам ти, при этом одновременно из m  чеек пам ти, адреса которых установлены на адресных входах всех трех блоков пам ти, считываютс  имеющиес  там коды. С третьего и четвертого выходов блока 16 на первые управл ющие входы первого 21, второго 22, третьего 23, п того 25, второго 22, четвертого 24 и шастого 26 регистров поступают соответственно сигналы управлени , определ ющие режим работы этих регистров51288751

сдвиг/загрузка, причем если первый 21, третий 23 и п тый 25 регистры работают в режиме Сдвиг, то второй 22, четвертый 24 и шестой 26 регистры - в режиме Загрузка, и наоборот. 5

В случае, когда на первые управл ющие входы первого 21, третьего 23 и п того 25 регистров с третьего выхода блока 16 поступает сигнал управлени  Сдвиг, а на первые управл ющие входы второго 22, четвертого 24 и шестого 26 регистров с четвертого выхода блока 16 - сигнал Загрузка, то при поступлении с п того выхода

товые импульсы поступают на вход первого элемента 41 задержки и счетный вход первого счетчика 30, количество разр дов последнего св зано с количеством точек в строке следующей зависимостью: г

,

где k, - количество разр дов первого счетчика 30. С информационных выходов первого счетчика 30 сигналы младших разр дов поступают на группу входов шестого формировател  37, причем количество i X разр дов определ етс 

- I,- .. разр дностью первого 21, второго 22,

блока 16 на вторые управл ющие входы л, Ас

третьего 23, четвертого /4, п того /5

и шестого 26 регистров устройства (фиг,1) и равно

m 2 грузка коды с информационных входов

первого 21, второго 22, третьего 23,

четвертого 24, п того 25 и шестого 26

регистров записываютс  во второй 22,

четвертьм 24 и шестой 26 регистры.

При поступлении с шестого выхода бло- 25 счетчика 30 также поступает пр мо и

ка 16 на третьи управл ющие входы пер- через злемент НЕ 39 -на третий и четпервого 21, второго 22, третьего 23, четвертого 24, п того 25 и шестого 26 регистров стробирующих сигналов За20

где m - количество точек в строке;

i - количество младших разр дов первого счетчика 30, причем сигнал с i-ro разр да первого

вого 21, второго 22, третьего 23, четвертого 24, п того 25 и шестого 26 регистров стробирующих сигналов Сдвиг информаци , имеюща с  в первом 21, третьем 23 и п том 25 регистрах, по- битно сдвигаетс  и с их выходов сигналы поступают соответственно на входы первого 27, второго 28 и третьего 29 элементов ИЛИ, с выходов которых сигналы поступают соответственно на третий , четвертый и п тый входы формировател  17 видеосигнала, на первый и второй входы которого с первого и второго выходов блока 16 регенерации изображени  поступают управл ющие сигналы - строчный гас щий .и кадровьй гас щий соответственно. На выходе формировател  17 видеосигнала по вл етс  видеосигнал, который поступает на информационный выход устройства.

С восьмого и дев того выходов блока 16 на первый и второй управл ющие выходы устройства поступают соответственно сигналы строчной и кадровой синхронизации .

Блок 16 регенерации работает следующим образом.

Генератор 40 импульсов вырабатывает тактовые импульсы частотой

f

51,2 МКС

где г - количество точек в строке. С выхода генератора 40 импульсов тактовые импульсы поступают на вход первого элемента 41 задержки и счетный вход первого счетчика 30, количество разр дов последнего св зано с количеством точек в строке следующей зависимостью: г

,

m 2

где m - количество точек в строке;

i - количество младших разр дов первого счетчика 30, причем сигнал с i-ro разр да первого

0

5

0

вертый выходы блока 16 соответственно .

Сигналы k -i разр дов с информационных выходов первого счетчика 30 поступают на одни информационные входы регистра 38, на другую группу информационных входов которого поступают сигналы с группы информационных выходов второго счетчика 31, разр дность которого определ етс  следующей зависимостью: Z 2

где Z - количество строк на экране; k - количество разр дов второго счетчика 30.

Задержанный на врем  Т тактовый импульс с выхода первого элемента 41 задержки поступает на входы второго

элемента 42 задержки, п того формировател  36 и на управл ющий вход регистра 38, тем самым записыва  последний код с его информационных входов. С выходов регистра 38 сигналы поступают на информационные выходы блока 16. С выхода второго элемента 42 задержки тактовый импульс поступает на шестой выход блока 16, На выходе шестого формировател 

37 формируетс  сигнал, определ ющий соотношение длительности операций чтение/запись, который поступает на другой вход п того формировател  36 и на седьмой выход блока 16. Дли0

тельность операции Чтение. можно уменьшать до

t t, -t, t,,

где t, - минимальное врем  срабатывани  блоков пам ти устройства;

t, - минимальное врем  срабатывани  преобразователей кода;

tj - минимальное врем  надежной записи информации в регистры (фиг.1)

При поступлении на вход п того формировател  36 тактового импульса с выхода первого элемента 41 задержки и сигнала Чтение с выхода шестого формировател  37 на выходе формировател  36 формируетс  сигнал, поступающий на п тый выход блока 16, При переполнении первого счетчика 30 на его выходе Переполнение по всчетный вход второго счетчика 31 и на входы первого 32 и второго 33 формирователей , на выходах которых формируютс  управл ющие сигналы, соответственно поступающие на первый и второй выходы блока 16. При переполнении второго счетчика 31 на его выходе Переполнение по вл етс  сигнал , которьш поступает на входы третьего 34 и четвертого 35 формирователей , на выходах которьрс формируютс  сигналы, соответственно поступающие на восьмой и дев тый выходы блока.

Вычислитель 2 работает следующим образом.

По информационным входам вычислител  2 на информационные входы регистра 46 адреса, регистра 47 маски и регистра 48 цвета поразр дно подаетс 

1-разр дный код. Одновременно на син

хровход первого триггера 43 входы регистра 46 адреса, регистра 47 маски и регистра 48 цвета по первому информационному входу поступает синхросигнал, тем самым записьгоа  в регистр 46 адреса, регистра 47 маски и регистра 48 цвета имеющиес  на их информационных входах коды и устанавлива  первый триггер 43 в единичное состо ние (на информационный вход первого триггера 43 посто нно подаетс  сигнал высокого уровн ).

Выход первого триггера 43 подключен к информационному входу второго триггера 44. При поступлении по управл ющему входу вычислител  2 сигнала Запись на синхровход второго триггера 44 последний устанавливаетс  в единичное состо ние, и с его выхода

W

15

0

25

30

35

0

0

5

сигнал высокого уровн  поступает на четвертый выход вычислител  2, на вход формировател  45 и управл ющие входы регистра 46 адреса, регистра 47 маски и регистра 48 цвета, тем самым разреша  Бьщачу на информационные выходы последних хран щихс  там кодов.

С выхода регистра 48 цвета код цвета поразр дно подаетс  на первый, второй и третий выходы вычислител  2. С группы информащюнньпс выходов регистра 47 маски код маски поразр дно подаетс  на дев тый, восьмой и седьмой выходы вычислител  2.

С информационных выходов одной группы регистра 46 адреса код адреса подаетс  на п тый и шестой выходы вычислител  2, с информационных выходов другой группы регистра 46 адреса - на входы дешифратора 49. С выхода формировател  45 на управл ющий вход дешифратора 49 поступает сигнал управлени , разрешающий работу последнего, при этом на выходах дешифратора 49 по вл етс  код, который подаетс  на одиннадцатый и дес тый выходы вычислител  2. С инверсного выхода второго триггера 44 сигнал низкого уровн  поступает на вход Сброс первого триггера 43, устанавлива  тем самым последний в нулевое состо ние.

При поступлении по управл ющему входу вычислител  2 сигнала Чтение на синхровход второго триггера 44, последний устанавливаетс  в нулевое состо ние, так как на его информа- ционньш вход с выхода первого триггера 43 поступает сигнал низкого уровн . С выхода второго триггера 44 сигнал низкого уровн  проходит через формирователь 45 и поступает на управл юп1ий вход дешифратора 49, запреща  тем самым его работу.

Коммутатор 9 работает следующим образом.

По информационньм входам первой группы коммутатора 9 информационные сигналы поступают на первые информационные входы элементов 2И-ИЛИ 51,./, 51 ,...,51, по информационным входам второй группы коммутатора 9 - на вторые информационные входы элементов 2И-ИЛИ. По приходу на управл ющий вход коммутатора 9 сигнала высокого уровн , который поступает на первые управл ющие входы элементов 2И-Ш1И и на вход элемента НЕ 50, с выхода которого сигнал низкого уровн  поступает на вторые управл ющие входа элементов 2И-ЙЛИ, разрешаетс  прохождение сигналов с первых информационных входов и запрещаетс  прохождение сигналов с вторых информационных входов на выходы элементов 2И-ИЛИ. По приходу на управл ющий вход коммутатора 9 сигнала низкого уровн  разрешаетс  прохождение сигналов с вторых информационных входов элементов 2И-ИЛИ и запрещаетс  прохождение с первых информационных сигналов на выходы последних. С выходов элементов 2И-ИЛИ сигналы поступают на выходы коммутатора 9.

Предлагаемое устройство позвол ет увеличить быстродействие устройства за счет увеличени  времени записи информации от внешнего источника в блоке пам ти, что дает возможность повысить достоверность информации о быстропротекающих динамических процессах .

Claims (1)

1. Формулаизобретени 

   1. Устройство дл  формировани  изображени  на экране телевизионного приемника, содержащее блок приема данных, вычислитель, три группы элементов И,.три группы инверторов, три сумматора, коммутатор, три блока пам ти , три преобразовател  кодов, блок регенерации изображени , формирователь видеосигнала, информационные входы блока приема данных  вл ютс  информационными входами устройства , информационные выходы блока приема данных подключены к информационным входам вычислител ,, первьй, второй, третий выходы которого подключены соответственно к входам инверторов первой, второй, третьей

   fO

   15

   20

   ка регенерации изображени , первый, второй выходы которого подключены соответственно к первому и второму входам формировател  видеосигнала, выход которого  вл етс  информационным выходом устройства, выходы перво го блока пам ти подключен к входам первого преобразовател  кодов и информационным входам второй группы пе вого сумматора, выходы второго блока пам ти подключены к входам второго преобразовател  кодов и информационн входам второй группы второго суммато ра, выходы третьего блока пам ти под ключены к входам третьего преобразовател  кодов и информационным входам второй группы третьего сумматора, ин формационные входы первого, второго и третьего сумматоров объединены и  вл ютс  входом 1 устройства, раз30

   решающие входы элементов И групп под ключены соответственно к седьмому, восьмому и дев тому выходам вычисли- -е тел , дес тый и одиннадцатьй выходы которого подключены к информационным входам элементов И первой, второй и третьей групп, выхода которых подключены соответственно к управл ющим . входам первого, второго и третьего блоков пам ти, отличающее- с   тем, что, с целью повьшени  быс родействи  устройства, оно содержит шесть регистров и три элемента ИЛИ, выхода первого преобразовател  кодов подключены к информационным входам первого и второго регистров, выходы которых подключены к входам первого элемента ИЛИ, выход которого подключен к третьему входу формировател  видеосигнала, выходы второго преобразовател  кодов подключены к информационным входам третьего и четвертого регистров, выходы которых подключены

   35

   40

   групп, выхода которых соответственно ., к входам второго элемента ИЛИ, выход

   подключены к информационным входам первой группы первого, второго и третьего сумматоров, выходы которых: подключены соответственно к информационным входам первого, второго и третьего б тюков пам ти, адресные вхо- дц которых подключены к выходам коммутатора , управл ющий вход которого .подключен к четвертому выходу вычис- лител , и шестой выхода которого подключены к информационным входам первой группь коммутатора, информационные входы второй группы которого подключены к выходам - группы бло50

   55

   которого подключен к четвертому входу формировател  видеосигнала, выхода третьего преобразовател  кодов подключены к информационным входам п того и шестого регистров, выходы которых подключены к входам третьего элемента ИЛИ, выход которого подключен к п тому входу формировател  видеосигнала , третий выход блока регенерации изображени  подКгаочен к первым управл ющим входам первого, третьего и п того регистров, четвертый выход блока регенерации изображени  подключен к .первым управл ющим вхо

   ка регенерации изображени , первый, второй выходы которого подключены соответственно к первому и второму входам формировател  видеосигнала, выход которого  вл етс  информационным выходом устройства, выходы первого блока пам ти подключен к входам первого преобразовател  кодов и информационным входам второй группы первого сумматора, выходы второго блока пам ти подключены к входам второго преобразовател  кодов и информационным входам второй группы второго сумматора , выходы третьего блока пам ти подключены к входам третьего преобразовател  кодов и информационным входам второй группы третьего сумматора, информационные входы первого, второго и третьего сумматоров объединены и  вл ютс  входом 1 устройства, раз0

   решающие входы элементов И групп подключены соответственно к седьмому, восьмому и дев тому выходам вычисли- е тел , дес тый и одиннадцатьй выходы которого подключены к информационным входам элементов И первой, второй и третьей групп, выхода которых подключены соответственно к управл ющим . входам первого, второго и третьего блоков пам ти, отличающее- с   тем, что, с целью повьшени  быстродействи  устройства, оно содержит шесть регистров и три элемента ИЛИ, выхода первого преобразовател  кодов подключены к информационным входам первого и второго регистров, выходы которых подключены к входам первого элемента ИЛИ, выход которого подклю чен к третьему входу формировател  видеосигнала, выходы второго преобразовател  кодов подключены к информационным входам третьего и четвертого регистров, выходы которых подключены

   5

   0

   0

   5

   которого подключен к четвертому входу формировател  видеосигнала, выхода третьего преобразовател  кодов подключены к информационным входам п того и шестого регистров, выходы которых подключены к входам третьего элемента ИЛИ, выход которого подключен к п тому входу формировател  видеосигнала , третий выход блока регенерации изображени  подКгаочен к первым управл ющим входам первого, третьего и п того регистров, четвертый выход блока регенерации изображени  подключен к .первым управл ющим вхоП1288751

   дам второго, четвертого и шестого регистров, вторые и третьи управл ющие входы всех регистров подключены соответственно к п тому и шестому выходам блока регенерации изображени , седьмой выход которого соединен с управл ющим входом вычислител , а восьмой и дев тый выходы  вл ютс  управл ющими выходами устройства.

   2, Устройство по П.1, отличающеес  тем, что блок регенерации изображени  содержит генератор импульсов, первый и второй счетчики, первый, второй, третий, четвертьй, п тьй и шестой формирователи , первый и второй элементы задержки , регистр и элемент НЕ, выход генератора импульсов подключен к счетному входу первого.счетчика и входу первого элемента задержки, выход которого подключен к входу второго элемента задержки, первому входу п того формировател  и синхровходу регистра,, информационные входы которого подключены к выходам второго счетчика, к одним из выходов первого счетчика, другие выходы которого подключены к входам шестого формировател , причем один из выходов других выходов первого счетчика  вл етс  третьим выходом блока и подключен к входу элемента НЕ, выход которого  вл етс  четвертым выходом блока, выходами группы которого  вл ютс  выходы регистра, счетный вход второго счетчика подключен к выходу Переполнение первого счетчика, соединенному с входами первого и второго формирователей , выходы которых  вл ютс  соответственно первым-и вторым выходами блока, восьмым и дев тым выходами которого  вл ютс  соответственно выходы третьего и четвертого формирователей , входы которых подключены

   10

   }5

   20

   25

   30

   40

   тель содержит регистр адресу, регистр маски, регистр цвета, первый и второй триггеры, формирователь, дешифратор, информационные входы регистров адреса маски и цвета  вл ютс  информационными входами вычислител , а синхровходы их подключены к синхровходу первого триггера, выход которого подключен к информационному входу второго триггера , .синхровход которого  вл етс  управл ющим входом вычислител , четвертым выходом которого  вл етс  пр мой выход второго триггера, подключен ный к входу формировател  и управл ющим входам регистров адреса, маски и цвета, выходы регистра цвета  вл ютс  первым, вторым и третьим выходами вычислител , дев тым, восьмым и седьмым выходами которого  вл ютс  соответствующие выходы регистра маски, вы ходы одной из групп регистра адреса  вл ютс  п тым и шестым выходами вычислител , одиннадцатым и дес тым выходами которого  вл ютс  выходы дешифратора , входы которого подключены к выходам другой группы регистра адре са, выход формировател  подключен к управл ющему входу дешифратора, инверсный выход второго триггера ,под- 35 ключей к входу Сброс первого тригге ра.

   4. Устройство по П.1, отлича ющеес  тем, что коммутатор со- держит элемент НЕ и элементы 2И-ИЛИ, информационные входы первой и второй групп элементов 2И-ИЛИ  вл ютс  соответственно информационными входами первой и второй групп коммутатора, уп равл ющим входом которого  вл ютс 

   к выходу Переполнение второго счет- вход элемента НЕ и первые управл ющие

   чика, выход второго элемента задержки  вл етс  шестьм выходом блока,, п тым выходом которого  вл етс  выход п того формировател , еторой вход

   1

   12

   которого подключен к вьпсоду шестого формировател , которьй  вл етс  седьмым выходом блока.

   3, Устройство по П.1, отличающеес  тем, что вычисли0

   5

   0

   5

   0

   0

   тель содержит регистр адресу, регистр маски, регистр цвета, первый и второй триггеры, формирователь, дешифратор, информационные входы регистров адреса, маски и цвета  вл ютс  информационными входами вычислител , а синхровходы их подключены к синхровходу первого триггера, выход которого подключен к информационному входу второго триггера , .синхровход которого  вл етс  управл ющим входом вычислител , четвертым выходом которого  вл етс  пр мой выход второго триггера, подключенный к входу формировател  и управл ющим входам регистров адреса, маски и цвета, выходы регистра цвета  вл ютс  первым, вторым и третьим выходами , вычислител , дев тым, восьмым и седьмым выходами которого  вл ютс  соответствующие выходы регистра маски, выходы одной из групп регистра адреса  вл ютс  п тым и шестым выходами вычислител , одиннадцатым и дес тым выходами которого  вл ютс  выходы дешифратора , входы которого подключены к выходам другой группы регистра адреса , выход формировател  подключен к управл ющему входу дешифратора, инверсный выход второго триггера ,под- 5 ключей к входу Сброс первого триггера .

   4. Устройство по П.1, отличающеес  тем, что коммутатор со- держит элемент НЕ и элементы 2И-ИЛИ, информационные входы первой и второй групп элементов 2И-ИЛИ  вл ютс  соответственно информационными входами первой и второй групп коммутатора, управл ющим входом которого  вл ютс 

   входы элементов 2И-ИЛИ, вторые управл ющие входы которых подключены к выходу элемента НЕ, выходы элементов 2И-ИЛИ  вл ютс  выходами коммутатора.

   h-

   I I

   JL

   r

   Редактор В. Петраш

   Составитель И. Загинайко

   Техред В.Кадар Корректор Т. Колб

   Заказ 7814/50 Тираж 455 . . Подписное ВНИИПИ Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

   Пронзнодственио-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4

   t nntti uн lJe7Jffм(. Soixaasf б.юха t6

   С fpyrt Soi oaoi