SU1283873A1 - Устройство цикловой синхронизации - Google Patents
Устройство цикловой синхронизации Download PDFInfo
- Publication number
- SU1283873A1 SU1283873A1 SU853869128A SU3869128A SU1283873A1 SU 1283873 A1 SU1283873 A1 SU 1283873A1 SU 853869128 A SU853869128 A SU 853869128A SU 3869128 A SU3869128 A SU 3869128A SU 1283873 A1 SU1283873 A1 SU 1283873A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- signal
- decoder
- trigger
- inputs
- output
- Prior art date
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Изобретение относитс к электросв зи и может использоватьс в цифровых системах с импульсно-кодо- вой модул цией. Цель изобрени - сокращение времени фазировани . На дискретный опознаватель 2 постуйает групповой сигнал. По сигналу цифрового фазировани , поступающему с циклового распределител 1, дешифратор 3 отклика и дешифратор 4 ошибки формируют соответственно сигнал отклика при опознавании синхрогруппы и сигнал опшбки при отсутствии сигнала опознавани . Триггер 5 переключени осуществл ет разделение двух соседних циклов, обеспечива поочередную запись реализации откликов через ключи 8, 9 в блоки пам ти 12, 13. Ключи 10, 11 осуществл ют коммутацию тактовых импульсов на запись и считывание из блоков пам ти 12, 13. Запись в чейки пам ти осуществл етс по адресам, сформированным счетчиком 7 цикла. При по влении с дешифратора 4 сигнала ошибки триггер 6 фиксации подает сигнал на дешифратор 15 фазы, подготавлива его к определению новой фазы цикла. Сигнал на его выходе по вл етс только при совпадении в двух соседних циклах откликов , проход щих через элемент ИЛИ 14, после переключени триггера 6. 1 ил. (Л
Description
112
Изобретение относитс к электросв зи и может быть использовано в системах передачи данных, в том числе а цифровых: системах с импульсио-кодо- в о и мод ул ци е и.
Цель изобретени - сокращение времени фазировани .
На чертеже изображена блок-схема предлагаемого устройства.
Устройство содерлсит цикловой распределитель 1, дискретный опознава- тель 2, дешифратор 3 oTKjniKa, дешифратор 4 ошибки, триггер 5 перегшгаче- ни , триггер 6 фиксации, счетчик 7 ци1сла, первьй В, второй 9, третий 10 и четвертый 11 ключи, первый 12 и втрой 13 блоки пам ти, элемент ЩТИ 14, дешифратор 15 фазы.
Устройство работает следующие; образом.
Групповой сигнал из дискретного канала поступает на вход дискретного опознавател 2. Цикловой распределитель 1 формирует сигнал цикловой, синронизации , который поступает на первые входы дешифраторов 3 и 4. По сигналу циклового фазировани с циклового распределител 1 на выходах дешифраторов 3 и 4 формируетс сигнал отк
лика при наличии сигнала об опозна- ва1ши синхрогруппы с дискретного опонавател 2 и сигнал ошибки при отсутствии сигнала опознавани . При по влении сигнала ошибки с выхода дешифратора 4 триггер 6 фиксап,ии по- дает соответствующий сигнал на дешифратор 15, подготавлива его к опр делению новой фазы цикла. Очередной сигнал цикловой синхронизации с выхода циклового распределител 1 поступает на счетный вход триггера 5, который осуществл ет разделение двух соседних циклов путем обеспечени поочередной записи реализаций откликов за цикл в первы51 12 и второй 13 блоки пам ти через первый и второй 9 ключи. Дл этого с помощью третьего 10 и четвертого 11 ключей осуществл етс ком утаци тактовых импульсов на входы записи и считывани блоков 12 и 13 пам ти.
В конкретный цикл при установке триггера 5 в нуль открываетс второй ключ 9 и ос тцествл етс запись реализаций откликов во второй блок 13 пам ти за этот 1щкп. Дл этого на вход записи второго блока 13 пм ти четвертый ключ 1 1 подают
O
15
U
25
с тактовые импульсы. Запись в чейки пам ти осуществл етс в соотсетствии с состо нием согналов i;a адресных входах , поступа ощих с выходов счетчика 7. Одновременно с этим тактовые импульсы поступают на вход считывани первого блока 12 пам ти и осуществл ют вывод реализаций откликов за предыдущий цикл.
Через элемент ffiH-i 14 реализаци откликов за предыду1ций цикл поступает , на второй вход дешифратора 15, на перрзый вход которого поступает реализаци откликов с выхода дискретного опознавател 2. Сигнал на выходе дешифратора 15 фазы по вл етс только при совпадении отклике;:, з дву:; соседних Ц1ислах после того, как осуществлено переключение триггера 6.
Наиболее характерпо про вление положительных свойств предлагаемого устройства в процессе фазировани при опознавании лолшой синхрогруппы , так как поиск ведетс одновременно в двух циклах и по вление ложной синхрогруппы не приводит к необходимости на гинать накапливание откликов сначала.
Claims (1)
- Формула изобретениУстройство цикловой синхронизации, содержащее счетчик цикла, триггер фиксации и дешифратор фазы, выход которого соединен с установочными входами циклового распределител , выход которого соединен с первыми входами дешифратора отклика и дешифратора ошибки, вторые входы которых соединены с выходом дискретного опогна- вател и первыми входами дешифратора фазы и первого ключа, о тли ч а- ю щ е е с тем, что, с целью сок- ращени времени фазировани , в негог- введены первый и второй блоки пам ти , второй, третий, и четвертые ключи.. триггер перек:1ючени 5 элемент ИЛИ, первый и второй вход которого соединены с выходами первого и второго блоков пам ти, а выход - с вторым входом дешифратора фазы, третий вход которого соединен с выходом триггера фкксагд и, а выход - с установочным входом счетчпка цикла, выходы которого соединены с адресны- №-1 входами первого и второго блоков пам ти, информационные входы которых
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853869128A SU1283873A1 (ru) | 1985-03-21 | 1985-03-21 | Устройство цикловой синхронизации |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853869128A SU1283873A1 (ru) | 1985-03-21 | 1985-03-21 | Устройство цикловой синхронизации |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1283873A1 true SU1283873A1 (ru) | 1987-01-15 |
Family
ID=21167667
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU853869128A SU1283873A1 (ru) | 1985-03-21 | 1985-03-21 | Устройство цикловой синхронизации |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1283873A1 (ru) |
-
1985
- 1985-03-21 SU SU853869128A patent/SU1283873A1/ru active
Non-Patent Citations (1)
Title |
---|
Заводское описание аппаратуры Думка, ТО,ч.11, чейка 1 МФ ЗТ.З. 089044. Минск, завод Промсв зь, 1979. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1283873A1 (ru) | Устройство цикловой синхронизации | |
SU1275508A1 (ru) | Устройство дл приема дискретной информации | |
SU1437870A2 (ru) | Многоканальное устройство дл сопр жени источников информации с вычислительной машиной | |
SU1332374A1 (ru) | Устройство дл контрол аппарата магнитной записи | |
SU1534464A1 (ru) | Устройство дл сопр жени ЦВМ с магнитофоном | |
SU1566337A1 (ru) | Устройство дл управлени вводом информации | |
SU1401633A1 (ru) | Устройство дл приема дискретных сигналов | |
SU1394417A1 (ru) | Формирователь импульсов | |
SU1038931A1 (ru) | Таймер | |
SU1410104A1 (ru) | Устройство дл контрол блоков пам ти | |
SU1262404A1 (ru) | Устройство допускового контрол импульсных сигналов | |
SU1730733A1 (ru) | Устройство цикловой синхронизации | |
SU1461230A1 (ru) | Устройство дл контрол параметров объекта | |
SU1236488A1 (ru) | Устройство дл регистрации состо ний контролируемого блока | |
SU1755288A1 (ru) | Устройство дл сопр жени | |
SU1348842A1 (ru) | Устройство дл сопр жени внешних устройств с накопителем на магнитной ленте | |
SU1444798A1 (ru) | Устройство дл обмена данными между абонентами | |
SU569039A1 (ru) | Устройство дл цикловой синхронизации | |
SU1246084A1 (ru) | Устройство дл регистрации состо ни контролируемого объекта | |
SU771658A1 (ru) | Устройство дл ввода информации | |
SU1439608A1 (ru) | Устройство дл сопр жени @ источников информации с ЦВМ | |
SU1167645A1 (ru) | Устройство дл воспроизведени цифровой информации | |
SU1417015A1 (ru) | Устройство ввода информации | |
SU1290556A1 (ru) | Устройство дл передачи и приема дискретных сигналов | |
SU1656685A2 (ru) | Преобразователь последовательного кода в параллельный |