SU1283873A1 - Устройство цикловой синхронизации - Google Patents

Abstract

Изобретение относитс  к электросв зи и может использоватьс  в цифровых системах с импульсно-кодо- вой модул цией. Цель изобрени  - сокращение времени фазировани . На дискретный опознаватель 2 постуйает групповой сигнал. По сигналу цифрового фазировани , поступающему с циклового распределител  1, дешифратор 3 отклика и дешифратор 4 ошибки формируют соответственно сигнал отклика при опознавании синхрогруппы и сигнал опшбки при отсутствии сигнала опознавани . Триггер 5 переключени  осуществл ет разделение двух соседних циклов, обеспечива  поочередную запись реализации откликов через ключи 8, 9 в блоки пам ти 12, 13. Ключи 10, 11 осуществл ют коммутацию тактовых импульсов на запись и считывание из блоков пам ти 12, 13. Запись в  чейки пам ти осуществл етс  по адресам, сформированным счетчиком 7 цикла. При по влении с дешифратора 4 сигнала ошибки триггер 6 фиксации подает сигнал на дешифратор 15 фазы, подготавлива  его к определению новой фазы цикла. Сигнал на его выходе по вл етс  только при совпадении в двух соседних циклах откликов , проход щих через элемент ИЛИ 14, после переключени  триггера 6. 1 ил. (Л

Description

112

Изобретение относитс  к электросв зи и может быть использовано в системах передачи данных, в том числе а цифровых: системах с импульсио-кодо- в о и мод ул   ци е и.

Цель изобретени  - сокращение времени фазировани .

На чертеже изображена блок-схема предлагаемого устройства.

Устройство содерлсит цикловой распределитель 1, дискретный опознава- тель 2, дешифратор 3 oTKjniKa, дешифратор 4 ошибки, триггер 5 перегшгаче- ни , триггер 6 фиксации, счетчик 7 ци1сла, первьй В, второй 9, третий 10 и четвертый 11 ключи, первый 12 и втрой 13 блоки пам ти, элемент ЩТИ 14, дешифратор 15 фазы.

Устройство работает следующие; образом.

Групповой сигнал из дискретного канала поступает на вход дискретного опознавател  2. Цикловой распределитель 1 формирует сигнал цикловой, синронизации , который поступает на первые входы дешифраторов 3 и 4. По сигналу циклового фазировани  с циклового распределител  1 на выходах дешифраторов 3 и 4 формируетс  сигнал отк

лика при наличии сигнала об опозна- ва1ши синхрогруппы с дискретного опонавател  2 и сигнал ошибки при отсутствии сигнала опознавани . При по влении сигнала ошибки с выхода дешифратора 4 триггер 6 фиксап,ии по- дает соответствующий сигнал на дешифратор 15, подготавлива  его к опр делению новой фазы цикла. Очередной сигнал цикловой синхронизации с выхода циклового распределител  1 поступает на счетный вход триггера 5, который осуществл ет разделение двух соседних циклов путем обеспечени  поочередной записи реализаций откликов за цикл в первы51 12 и второй 13 блоки пам ти через первый и второй 9 ключи. Дл  этого с помощью третьего 10 и четвертого 11 ключей осуществл етс  ком утаци  тактовых импульсов на входы записи и считывани  блоков 12 и 13 пам ти.

В конкретный цикл при установке триггера 5 в нуль открываетс  второй ключ 9 и ос тцествл етс  запись реализаций откликов во второй блок 13 пам ти за этот 1щкп. Дл  этого на вход записи второго блока 13 пм ти четвертый ключ 1 1 подают

O

15

U

25

с  тактовые импульсы. Запись в  чейки пам ти осуществл етс  в соотсетствии с состо нием согналов i;a адресных входах , поступа ощих с выходов счетчика 7. Одновременно с этим тактовые импульсы поступают на вход считывани  первого блока 12 пам ти и осуществл ют вывод реализаций откликов за предыдущий цикл.

Через элемент ffiH-i 14 реализаци  откликов за предыду1ций цикл поступает , на второй вход дешифратора 15, на перрзый вход которого поступает реализаци  откликов с выхода дискретного опознавател  2. Сигнал на выходе дешифратора 15 фазы по вл етс  только при совпадении отклике;:, з дву:; соседних Ц1ислах после того, как осуществлено переключение триггера 6.

Наиболее характерпо про вление положительных свойств предлагаемого устройства в процессе фазировани  при опознавании лолшой синхрогруппы , так как поиск ведетс  одновременно в двух циклах и по вление ложной синхрогруппы не приводит к необходимости на гинать накапливание откликов сначала.

Claims (1)

1. Формула изобретени 

   Устройство цикловой синхронизации, содержащее счетчик цикла, триггер фиксации и дешифратор фазы, выход которого соединен с установочными входами циклового распределител , выход которого соединен с первыми входами дешифратора отклика и дешифратора ошибки, вторые входы которых соединены с выходом дискретного опогна- вател  и первыми входами дешифратора фазы и первого ключа, о тли ч а- ю щ е е с   тем, что, с целью сок- ращени  времени фазировани , в негог- введены первый и второй блоки пам ти , второй, третий, и четвертые ключи.. триггер перек:1ючени 5 элемент ИЛИ, первый и второй вход которого соединены с выходами первого и второго блоков пам ти, а выход - с вторым входом дешифратора фазы, третий вход которого соединен с выходом триггера фкксагд и, а выход - с установочным входом счетчпка цикла, выходы которого соединены с адресны- №-1 входами первого и второго блоков пам ти, информационные входы которых