SU1283873A1 - Cyclic synchronization device - Google Patents

Abstract

Изобретение относитс  к электросв зи и может использоватьс  в цифровых системах с импульсно-кодо- вой модул цией. Цель изобрени  - сокращение времени фазировани . На дискретный опознаватель 2 постуйает групповой сигнал. По сигналу цифрового фазировани , поступающему с циклового распределител  1, дешифратор 3 отклика и дешифратор 4 ошибки формируют соответственно сигнал отклика при опознавании синхрогруппы и сигнал опшбки при отсутствии сигнала опознавани . Триггер 5 переключени  осуществл ет разделение двух соседних циклов, обеспечива  поочередную запись реализации откликов через ключи 8, 9 в блоки пам ти 12, 13. Ключи 10, 11 осуществл ют коммутацию тактовых импульсов на запись и считывание из блоков пам ти 12, 13. Запись в  чейки пам ти осуществл етс  по адресам, сформированным счетчиком 7 цикла. При по влении с дешифратора 4 сигнала ошибки триггер 6 фиксации подает сигнал на дешифратор 15 фазы, подготавлива  его к определению новой фазы цикла. Сигнал на его выходе по вл етс  только при совпадении в двух соседних циклах откликов , проход щих через элемент ИЛИ 14, после переключени  триггера 6. 1 ил. (ЛThe invention relates to telecommunications and can be used in digital systems with pulse code modulation. The purpose of the invention is to reduce the phasing time. A discrete identifier 2 posits a group signal. According to the digital phasing signal received from the cyclic distributor 1, the response decoder 3 and error decoder 4 form the response signal in the identification of the synchro group and the signal in the absence of the recognition signal, respectively. Switching trigger 5 separates two adjacent cycles, ensuring sequential recording of the implementation of responses through keys 8, 9 into memory blocks 12, 13. Keys 10, 11 switch clock pulses to write and read from memory blocks 12, 13. Write in the memory cells, the addresses are generated by loop counter 7. When the error signal is received from the decoder 4, the latching trigger 6 sends a signal to the decoder of the 15th phase, preparing it for determining the new phase of the cycle. The signal at its output appears only when a coincidence in two adjacent response cycles, passing through the element OR 14, after switching the trigger 6. 1 Il. (L

Description

112112

Изобретение относитс  к электросв зи и может быть использовано в системах передачи данных, в том числе а цифровых: системах с импульсио-кодо- в о и мод ул   ци е и.The invention relates to telecommunications and can be used in data transmission systems, including digital ones: systems with pulse-code and mode.

Цель изобретени  - сокращение времени фазировани .The purpose of the invention is to reduce the phasing time.

На чертеже изображена блок-схема предлагаемого устройства.The drawing shows a block diagram of the proposed device.

Устройство содерлсит цикловой распределитель 1, дискретный опознава- тель 2, дешифратор 3 oTKjniKa, дешифратор 4 ошибки, триггер 5 перегшгаче- ни , триггер 6 фиксации, счетчик 7 ци1сла, первьй В, второй 9, третий 10 и четвертый 11 ключи, первый 12 и втрой 13 блоки пам ти, элемент ЩТИ 14, дешифратор 15 фазы.The device contains cyclic distributor 1, discrete identifier 2, decoder 3 oTKjniKa, decoder 4 errors, trigger 5 starters, trigger 6 fixings, counter 7 csl, first B, second 9, third 10 and fourth 11 keys, first 12 and the third 13 blocks of memory, the element SCHTI 14, the decoder 15 phase.

Устройство работает следующие; образом.The device works as follows; in a way.

Групповой сигнал из дискретного канала поступает на вход дискретного опознавател  2. Цикловой распределитель 1 формирует сигнал цикловой, синронизации , который поступает на первые входы дешифраторов 3 и 4. По сигналу циклового фазировани  с циклового распределител  1 на выходах дешифраторов 3 и 4 формируетс  сигнал откA group signal from a discrete channel is fed to the input of discrete identifier 2. Cyclic valve 1 generates a cyclic signal that is synchronized, which is fed to the first inputs of decoder 3 and 4. A cyclic signal from cyclic distributor 1 generates a signal from cyclic distributor 1 at the outputs of decoder 3 and 4

лика при наличии сигнала об опозна- ва1ши синхрогруппы с дискретного опонавател  2 и сигнал ошибки при отсутствии сигнала опознавани . При по влении сигнала ошибки с выхода дешифратора 4 триггер 6 фиксап,ии по- дает соответствующий сигнал на дешифратор 15, подготавлива  его к опр делению новой фазы цикла. Очередной сигнал цикловой синхронизации с выхода циклового распределител  1 поступает на счетный вход триггера 5, который осуществл ет разделение двух соседних циклов путем обеспечени  поочередной записи реализаций откликов за цикл в первы51 12 и второй 13 блоки пам ти через первый и второй 9 ключи. Дл  этого с помощью третьего 10 и четвертого 11 ключей осуществл етс  ком утаци  тактовых импульсов на входы записи и считывани  блоков 12 и 13 пам ти.face in the presence of a signal about the identification of the synchrogram from discrete oponavatel 2 and an error signal in the absence of an identification signal. When an error signal appears from the output of the decoder 4, the trigger 6 is fixed, and the corresponding signal is sent to the decoder 15, preparing it to determine the new phase of the cycle. The next frame alignment signal from the output of the cycle distributor 1 is fed to the counting input of the trigger 5, which separates two adjacent cycles by providing alternately recording the implementations of responses per cycle into the first 51 and second 13 memory blocks through the first and second 9 keys. To do this, using the third 10 and fourth 11 keys, the clock pulses to the write and read inputs of the memory blocks 12 and 13 are clocked.

В конкретный цикл при установке триггера 5 в нуль открываетс  второй ключ 9 и ос тцествл етс  запись реализаций откликов во второй блок 13 пам ти за этот 1щкп. Дл  этого на вход записи второго блока 13 пм ти четвертый ключ 1 1 подаютWhen the trigger 5 is set to zero, the second key 9 opens into a specific cycle and the recording of the response implementations in the second memory block 13 for this 1 pc is recorded. To do this, the fourth key 1 1 is fed to the input of the second block 13 pm

OO

1515

UU

2525

с  тактовые импульсы. Запись в  чейки пам ти осуществл етс  в соотсетствии с состо нием согналов i;a адресных входах , поступа ощих с выходов счетчика 7. Одновременно с этим тактовые импульсы поступают на вход считывани  первого блока 12 пам ти и осуществл ют вывод реализаций откликов за предыдущий цикл.with clock pulses. The memory cells are written in accordance with the status of the signals i; a of the address inputs from the outputs of counter 7. Simultaneously, the clock pulses enter the read input of the first memory block 12 and output the response realizations for the previous cycle.

Через элемент ffiH-i 14 реализаци  откликов за предыду1ций цикл поступает , на второй вход дешифратора 15, на перрзый вход которого поступает реализаци  откликов с выхода дискретного опознавател  2. Сигнал на выходе дешифратора 15 фазы по вл етс  только при совпадении отклике;:, з дву:; соседних Ц1ислах после того, как осуществлено переключение триггера 6.Through the ffiH-i 14 element, the realization of the responses for the previous cycle enters the second input of the decoder 15, the input of which receives the responses from the output of the discrete identifier 2. The output signal of the phase decoder 15 appears only when the response coincides; :; neighboring Tsisislah after switching the trigger 6.

Наиболее характерпо про вление положительных свойств предлагаемого устройства в процессе фазировани  при опознавании лолшой синхрогруппы , так как поиск ведетс  одновременно в двух циклах и по вление ложной синхрогруппы не приводит к необходимости на гинать накапливание откликов сначала.The most characteristic feature of the proposed device in the process of phasing when identifying a large sync group, since the search is conducted simultaneously in two cycles and the appearance of a false sync group does not lead to the need to bend the accumulation of responses first.

Claims (1)

Формула изобретени Invention Formula Устройство цикловой синхронизации, содержащее счетчик цикла, триггер фиксации и дешифратор фазы, выход которого соединен с установочными входами циклового распределител , выход которого соединен с первыми входами дешифратора отклика и дешифратора ошибки, вторые входы которых соединены с выходом дискретного опогна- вател  и первыми входами дешифратора фазы и первого ключа, о тли ч а- ю щ е е с   тем, что, с целью сок- ращени  времени фазировани , в негог- введены первый и второй блоки пам ти , второй, третий, и четвертые ключи.. триггер перек:1ючени 5 элемент ИЛИ, первый и второй вход которого соединены с выходами первого и второго блоков пам ти, а выход - с вторым входом дешифратора фазы, третий вход которого соединен с выходом триггера фкксагд и, а выход - с установочным входом счетчпка цикла, выходы которого соединены с адресны- №-1 входами первого и второго блоков пам ти, информационные входы которыхA frame synchronization device containing a loop counter, a latch trigger and a phase decoder, the output of which is connected to the installation inputs of the cycle distributor, the output of which is connected to the first inputs of the response decoder and the error decoder, the second inputs of which are connected to the output of the discrete oggler and the first inputs of the phase decoder and the first key, aphids, so that, in order to shorten the phasing time, the first and second memory blocks, the second, third, and fourth keys are entered in the wrong mode. EC: 1 unit 5, OR, the first and second inputs of which are connected to the outputs of the first and second memory blocks, and the output - to the second input of the phase decoder, the third input of which is connected to the trigger output fksxagd, and the output - to the installation counter of the loop counter, the outputs of which are connected to the address-№-1 inputs of the first and second memory blocks, the information inputs of which