SU1270776A1 - Analog-digital function generator - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и может быть использовано в управл ющих системах и гибридных вычислительных устройствах . Изобретение позвол ет расширить функциональные возможности устройства , содержащего реверсивный счетчик, два блока суммировани , четыре элемента И, цифроаналоговый преобразователь , блок сравнени , за счет введени  в него триггера знака, регистра показател  степени, дешифратора, пересчетного блока и генератора тактос (О вых импульсов. 2 з.п. ф-лы. 2 ил. (ЛThe invention relates to the field of computing and can be used in control systems and hybrid computing devices. The invention allows to expand the functionality of a device containing a reversible counter, two summation blocks, four AND elements, a digital-to-analog converter, a comparison block, by introducing a sign trigger, a degree indicator register, a decoder, a scaling block, and a clock generator (O output pulses. 2 Cp f-ly. 2 ill. (L

Description

ю Yu

о about

О5O5

Изобретение относитс  к вычислительной технике и может быть использовано в управл ю1цих системах и гибридных вычислительных устройствах.The invention relates to computing and can be used in control systems and hybrid computing devices.

Целью изобретени   в.п етс  расширение- функциональных возможностей засчет получени  одновременно кода непрерывной величины X, кода функции 1пх и кода функции х , где z - целое положительное или отрицательное число.The aim of the invention is to expand the functionality by simultaneously obtaining a continuous code X, a function code 1px, and a function code x, where z is a positive or negative integer.

На фиг. 1 приведена функциональна  схема предлагаемого устройства; на фиг. 2 - функциональна  схема блока суммировани ; на фиг. 3 - функциональна  схема пересчетного блока.FIG. 1 shows a functional diagram of the proposed device; in fig. 2 - functional block diagram; in fig. 3 - functional diagram of the conversion unit.

Устройство содержит первый блок 1 суммировани , цифроаналоговый преобразователь 2, блок 3 сравнени , генератора 4 тактовых импульсов, первый 5 и второй 6 элементы И, реверсивный счетчик 7, пересчетный блок 8, четвертый 9 и третий 0 элементы И, дешифратор 11, регистр 12 показател  степени, триггер 13 знака , второй блок 14 суммировани .The device contains the first block 1 summation, digital-to-analog converter 2, block 3 comparison, generator 4 clock pulses, first 5 and second 6 elements And, reversible counter 7, counting unit 8, fourth 9 and third 0 elements And, decoder 11, register 12 indicator degree, trigger 13 characters, the second block 14 summation.

Блоки 1 и 14 суммировани  (фиг. 2 содержат сумматор IS, состо щий из п разр дов младшей, п разр дов старшей и двух разр дов целой частей, группу ИЛИ 16, первую 17 и вторую 8 группы элементов И.The summation blocks 1 and 14 (Fig. 2 contain an adder IS, consisting of n least significant bits, n high order and 2 bit bits of the whole part, group OR 16, first 17 and second 8 groups of elements I.

Выходы пр мого кода целой и старшей частей сумматора 15  вл ютс  выходами блока 14 суммировани  и информационными входами первой группы элементов И 17 пр мого кода, выходы которой подключены к первым входам группы элементов ИЛИ 16, выходы которой соединены с входами двух младших разр дов старшей части и п-разр дами младшей части сумматора 15. Выходы обратного кода целой и старшей частей сумматора 15 соединены с информационными входами второй группы элементов И 18 обратного кода, выходы которой подключены к вторым входам группы элементов ИЛИ 16.The outputs of the direct code of the integer and the highest parts of the adder 15 are the outputs of the summation block 14 and the information inputs of the first group of elements AND 17 of the direct code, the outputs of which are connected to the first inputs of the group of elements OR 16, the outputs of which are connected to the inputs of the two least significant bits of the high part and p-bits of the younger part of the adder 15. The outputs of the return code of the whole and the senior parts of the adder 15 are connected to information inputs of the second group of elements And 18 of the return code, the outputs of which are connected to the second inputs of the group of elements OR 16.

Пересчетный блок 8 содержит счетчик 19, элемент ИЛИ 20, группу элементов И 21 .The counting unit 8 contains the counter 19, the element OR 20, the group of elements And 21.

По сигналу начальной установки и по каждому импульсу переполнени  счетчика 19 производитс  занесение дополнительного кода показател  степени Z в счетчик 19 с регистра 12 заноситс  обратный код числа z и добавл етс  единица в младший разр дAt the initial installation signal and for each overflow pulse of the counter 19, an additional code of the exponent Z is entered into the counter 19 of the register 12, the reverse code of the number z is entered and one is added to the lower order bit

счетчика 19. При поступ}1ении на первый вход пересчетного блока 8 N-тактовых импульсов, на выходе формируетс  N/Z импульсов переполнени , т.е. на входы блока суммировани  1 управл ющие импульс) поступают в z раз чаще, чем на входы блока суммировани  14.counter 19. When it arrives} at the first input of the scaling unit of 8 N-clocks, N / Z overflow pulses are generated at the output, i.e. to the inputs of the summation unit 1, control pulses) are received z times more often than to the inputs of the summation unit 14.

Предлагаемое устройство работаетThe proposed device works

Б соответстви с фор)улами Х( i ,-2 X, ; v-.-2-B correspond with the odds of the X (i, -2 X,; v -.- 2-

У у:At:

(1)(one)

I 4-1 t I 4-1 t

))

у. y;i + е,-е, ;y y; i + e, -e,;

.-.,-2-)где х- - текуг-ее значение аргумента в первом блоке 1 суммировани ; ,(3 i gn i.x-x ) знак разности между аналоговым значением входной величины X и текуигим цифровым значением х, вырабатываемый блоком 3 сравнени  ;.-., - 2-) where x- is the current value of the argument in the first block of 1 summation; , (3 i gn i.x-x) is the sign of the difference between the analog value of the input quantity X and the current digital value x, produced by unit 3 of comparison;

(f., sign(z) - знак показател  степени Z, записываемый в триггер 13 знака; у - текущее значение функции(f., sign (z) - the sign of the exponent Z, written in the trigger 13 characters; y - the current value of the function

InxB реверсивном счетчикеInxB reversible counter

7;7;

у - текущее значение функцииy - the current value of the function

In X, котора  реализуетс  в устройстве с помощью пересчетного блока 8, но значение которой в устройстве не представлено; In X, which is implemented in the device by means of a conversion unit 8, but the value of which is not represented in the device;

у. - текущее значение функцииy - current function value

х в блоке 14 суммирова5 ни .x in block 14 is summed5

Выражение y у ;1 + } реализуетс  в устройстве на основании того, что блок 14 работает в z разThe expression y y; 1 +} is realized in the device on the basis of the fact that block 14 operates z times

О чаще чем блок I , что соответствует возведению х в степень г. Суперпозици  знаков „ и реализуетс  дешифратором П, при этом учитываетс , что к значению функции б z Inx наO is more often than block I, which corresponds to the construction of x to the degree of g. Superposition of signs " and implemented by the decoder P, taking into account that the value of the function b z Inx

5 каждом такте работы должно прибавл тьс  или вычитатьс  z единиц младшего разр да со знаком х.что соответствует приближению функции f. z In (.2 } первым членом ее5 each cycle of operation must add or subtract z low-order units with the sign h. Which corresponds to the approximation of the function f. z In (.2} her first member

Claims (3)

0 разложени  в р д Тейлора. Синхронно с этой не вной операцией и выполн етс  операци  у у (1 + ) что достигаетс  применением пересчетного блока 8, регистра 12 пока5 зател  степени и триггера 13 знака. При этом оценка методической погрешности по аргументу на один такт работы блока 1 составл ет; а по функции t 2 Работа предлагаемого устройства может быть проиллюстрирована на при мере вычислени , например, функции в след щем режиме, при разр дности в устройстве . Формула изобретени 1. Функциональный аналого-цифров преобразователь, содержащий реверсивный счетчик, два блока суммировани , четыре элемента И, цифроаналоговый преобразователь и блок сравнени . первый вход которого  вл етс  входной шиной, второй вход соединен с выходом цифроаналогового преобразовател  а первый и второй выходы соединены с первыми входами первого и второго элементов И соответственно, выходы которых соединены с первым и вторым входами реверсивного счетчика соответственно , отличающийс  тем, что, с целью расширени  функциональных возможностей, в преобразователь введены триггер знака, регистр показател  степени, дешифратор пересчетный блок, генератор тактовых импульсов, выход которого соединен с первыми входами третьего и четвертого элементов И и через пересчетный блок со вторыми входами первого и второго элементов И, выходы которых соединены с первым и вторым входами первого блока суммировани  соответст венно, а первые входы объединены с первым и вторым входами дешифратора соответственно, третьи входы которого соединены с выходами триггера зна ка, вход которого  вл етс  второй входной шиной, первый и второй выходы дешифратора соединены со вторыми .входами третьего и четвертого элемен тов И соответственно, выходы которых подключены к первому и второму входа второго блока суммировани  соответст 76 выходы которого  вл ютс  первыми выходными шинами, -а третий вход объединен с третьим входом первого блока суммировани  и  вл етс  третьей входной шиной, выходы первого блока суммировани  соединены с выходами цифроаналогового преобразовател , вход регистра показател  степени  вл етс  четвертой входной шиной , а выходы соединены со вторыми входами пересчетного блока. 0 decomposition in Taylor series. Synchronously with this implicit operation, and the operation is performed on (1 +), which is achieved by using the conversion unit 8, the register 12 as the 5th degree and the trigger 13 characters. At the same time, the evaluation of the methodological error in the argument for one cycle of operation of block 1 is; and according to the function t 2, the operation of the proposed device can be illustrated in the process of calculating, for example, the function in the trace mode, when the device has a bit. Claim 1. A functional analog-to-digital converter comprising a reversible counter, two summation units, four AND elements, a digital-to-analog converter, and a comparison unit. The first input is an input bus, the second input is connected to the output of a digital-analog converter, and the first and second outputs are connected to the first inputs of the first and second elements AND, respectively, whose outputs are connected to the first and second inputs of a reversible counter, respectively, in that extensions of functionality, a character trigger, a degree indicator register, a decoding unit, a clock generator, the output of which is connected to the first inputs The third and fourth elements And through the scaling unit with the second inputs of the first and second elements And, the outputs of which are connected to the first and second inputs of the first block are summed respectively, and the first inputs are combined with the first and second inputs of the decoder, respectively, the third inputs of which are connected to the outputs of the trigger of the sign, whose input is the second input bus, the first and second outputs of the decoder are connected to the second inputs of the third and fourth elements And, respectively, whose outputs are connected to the first and the second input of the second summation unit, corresponding to the 76 outputs of which are the first output buses, and the third input is combined with the third input of the first summation unit and is the third input bus, the outputs of the first summation unit are connected to the digital-analogue converter outputs, It is equipped with a fourth input bus, and the outputs are connected to the second inputs of the counting unit. 2. Преобразователь по п. 1, отличающийс  тем, что блоки суммировани  выполнены на (2п+2)-разр дном сумматоре, группе элементов ИПИ, двух группах элементов Н, перва  группа выходов сумматора  вл етс  выходами блока суммировани  и соединена с первыми входами первой группы элементов И, выходы которой подключены к первым входам группы элементов ИЛИ, выходы которой соединены с группой входов сумматора, втора  группа выходов сумматора соединена с первыми входами второй группы элементов И, выходы которой подключены ко вторым входам группы элементов ИЛИ, первым и вторым входами блока суммировани   вл ютс  вторые входы первой и второй групп элементов И соответственно, второй вход второй группы элементов И объединен со вторым входом сумматора, третий вход которого  вл етс  третьим входом блока суммировани . 2. The converter according to claim 1, characterized in that the summation blocks are made on a (2p + 2) -discharge adder, a group of IPI elements, two groups of elements H, the first group of outputs of the adder is outputs of the summation unit and is connected to the first inputs of the first a group of elements And, the outputs of which are connected to the first inputs of a group of elements OR, the outputs of which are connected to a group of inputs of the adder, the second group of outputs of the adder are connected to the first inputs of the second group of elements I, the outputs of which are connected to the second inputs of the group of elements Comma OR, the first and second inputs of the summation unit are the second inputs of the first and second groups of elements AND, respectively, the second input of the second group of elements AND combined with the second input of the adder, the third input of which is the third input of the summation unit. 3. Преобразователь по п. 2, отличающийс  тем, что пересчетный блок выполнен на счетчике импульсов, группе элементов И и элементе ИЛИ, первый вход которого соединен с выходом счетчика импульсов и  вл етс  выходом пересчетного блока, второй вход  вл етс  входом начальной установки, а выход соединен с первыми входами счетчика и группы элементов И, вторые входы последней  вл ютс  вторыми входами пересчетного блока, а выходы соединены со вторыми вхрдами счетчика импульсов, третий вход которого  вл етс  первым входом пересчетного блока.3. The converter according to claim 2, characterized in that the counting unit is executed on a pulse counter, a group of elements AND and an OR element, the first input of which is connected to the output of the pulse counter and is the output of the counting unit, the second input is the input of the initial installation, and the output is connected to the first inputs of the counter and the group of elements I, the second inputs of the latter are the second inputs of the counting unit, and the outputs are connected to the second inputs of the pulse counter, the third input of which is the first input of the counting unit. ig Выходы {к5паку5)ig Outputs {k5pack5) . BxodHOi/ofltнойустаHOtKU. BxodHOi / oflt-oustahtku Л. II /, /7vCL. II /, / 7vC Kni rfLKni rfL