SU1260955A1 - Устройство дл адресации пам ти - Google Patents

Abstract

Изобретение относитс  к вычис- лительной технике и может быть использовано в вычислительных системах на основе микроЭВМ . дл  увеличени  подключаемого объема пам ти. Целью изобретени   вл етс  расширение функциональных возможностей. Устройство содержит регистр адреса, сумматор, регистр индекса, коммутатор , дешифратор режима, триггер и элемент ИЛИ. Данна  совокупность признаков позвол ет достичь цели изобретени . 4 ил,

Description

Изобретение относитс  к вычисли- тельной технике и может быть использовано , в вычислительных системах на основе микроэвм дл  увеличени  подключаемого объема пам ти.

Целью изо бретени   вл етс  расширение функциональных возможностей устройства путем обеспечени  подключени  к микроэвм дополнительного объема пам ти данных без изменени  ее адресной сетки.

На фиг. 1 показана схема включени  устройства дл  адрессации пам ти в составе микроЭВМ; на фиг. 2 - структурна  схема устройства адреса- ции пам ти, на фиг. 3 - структурна  схема дешифратора режима} на фиг. 4 временные диаграммы, по сн ющие работу устройства.

Схема включени  содержит процес- сор 1, адресный 2, информационный 3 и управл ющий 4 вход-выход процессора , устройство 5 дл  адресации пам ти , запоминающие устройства (ЗУ) 6 (основное и дополнительное), вход 7 записи-считывани  блоков пам ти.

Устройство дл  адресации пам ти микроэвм содержит регистр 8 адреса , сумматор 9, регистр 10 индекса, коммутатор It, дешифратор 12 режима, триггер 13, элемент ИЛИ 14, адресный вьссод 15 устройства, информационный вход 16, вход 17 режима работы устройства, выход 18 управлени  записью-считыванием устройства, о

Дешифратор режима содержит схему 19 совпадени , элементы НЕ 20, перемычку 21, вход 22 старших разр дов адреса, дешифратор 23,вход 24 младши разр дов адреса. На временной диа- грамме представлены сигналы, вырабатываемые дешифратором 12 режима (25-27, соответствующие первому,второму и третьему выходам дешифратора 12), триггером 13 (28), схемой ИЛИ 1 ( 29), поступающие на информационные входы коммутатора со входа 16 (30) и выхода сумматора 9 (31), сигналы на информационном входе регистра адреса 8 (32) и на выходе этого реги- стра (33), а также сигналы на выходе регистра индекса 10 (34).

Функци  дешифратора 12 режима, включенного в состав устройства, заключаетс  в выделении из совокуп-. ности адресов, передаваемых по адреным шинам микроэвм, трех адресов, оведенных данному устройству адресации и задающих режимы работы устройства , т.е. в вьщелении своих адресов На управл ющий вход 7 основного ЗУ посто нно подаетс  разрешающее напр жение . Разрешение или запрет работы дополнительных ЗУ 6 осуществл етс  с устройства дл  чдресации пам ти 5 через этот же управл ющий вход 7. С этого же устройства задаетс  адрес обращени  к дополнительному ЗУ.

Устройство дл  адресации пам ти работает следующим образом.

Из адресов, передаваемых микроЭВМ по адресным входам-выходам 2, дешифртор 12 выдел ет три адреса (кода режима ) . Первый из них соответствует режиму занесени  начального адреса массива чисел, размещенного в дополнительном ЗУ 6, в регистр 8 адреса числа, второй - режиму обращени  (на запись или чтение) к дополнительному ЗУ 6, третий - режиму занесени  индекса в регистр 10 индекса. При по влении этих адресов на адресных входах-выходах 2 возникают выходные сигналы на первом, втором и третьем выходах дешифратора 12 соответственно.

В режиме занесени  информации в регистр адреса В по переднему фронту сигнала с первого выхода дешифратора 12 триггер 13 устанавливаетс  в положение, соответствующее разрешению прохождени  через коммутатор 11 информации с информационного входа 16 на информационные входы регистра 8 адреса. По заднему фронту этого сигнала, поступающего через элемент ШШ 14 на синхровход регистра адреса 8, информаци  заноситс  в регистр адреса 8.

В режиме занесени  информации в индексный регистр 10 по заднему фронту сигнала с третьего выхода дешифратора 12, поступающего на синхровхо регистра индекса 10, заноситс  информаци , устаноЕленна  на информационном входе 16. Содержимым индексного регистра определ етс  шаг, с которым будет без участи  программы мен тьс  содержимое регистра 8 адреса при каждом обращении к дополни- тельному ЗУ.

На выходе сумматора посто нно находитс  число,  вл ющеес  суммой содержимого регистра адреса 8 и регистра адреса -8 и регистра 10 индекса .

В режиме обращени  к дополнительному ЗУ сигнал со второго выхода дешифратора 12 поступает на выход 18 и далее на вход 7 дополнительного ЗУ 6. Передним фронтом этого сигнала триггер 13 устанавливаетс  в положение , соответствующее прохождению информации с выхода сумматора 9 через коммутатор 11 на информационный вход регистра адреса 8. Дополнитель ное ЗУ 6 воспринимает адрес, уста- новленньй на регистре адреса 8, упрал ющие сигналы, поступающие из микро ЭВМ по входам-выходам 4, осуществл ет запись или чтение информации по входам-выходам 3. Задним фронтом сиг нала со второго выхода дешифратора 12, поступающего на синхровход регистра 8 адреса числа через элемент ИЛИ 14, производитс  установка нового адреса обращени  с информадаон- ного входа регистра. После этого устройство готово к обращению за следующим числом.

Частным случаем работы устройства может быть режим последовательного считывани  или записи массива. При такой работе в индексный регистр заноситс  единица, содержимое регистра адреса числа увеличиваетс  при

Claims (1)

1. каждом обращении на единицу. 1 Формула изобретени 

   Устройство дл  адресации пам ти, содержащее регистр адреса, сумматор.

   10

   20

   25

   30

   регистр индекса и коммутатор, причем выход регистра адреса подключен к адресному выходу устройства и к первому входу сумматора, второй вход и выход которого подключены соответственно к выходу регистра индекса и к первому информационному входу коммутатора, выход которого подключен к информационному входу регистра адреса, отличающее- с   тем, что, с целью расширени  функциональных возможностей за счет адресации расширенного адресного пространства при ограниченной разр дности адресного слова, в него введены элемент ИЛИ, триггер и дешифратор режима, причем информационный вход устройства подключен к информационному входу регистра индекса и к второму информационному входу коммутатора , управл ющий вход которого подключен к выходу триггера,, выходы установки в 1 и в О которого подключены соответственно к первому и второму выходам дешифратора режима и к первому и второму входам элемента ИЛИ, третий выход дешифратора режима подключен к синхровходу регистра индекса, выход элемента ИЛИ подключен к синхровходу регистра адреса , второй выход дешифратора режима подключен к выходу управлени  записью-считыванием устройства, вход дешифратора режима подключен к входу режима работы устройства.

   (Puz.2

   Tn

   22

   fput.

   Заказ 5233/50Тираж 67ГПодписное

   ВНИИ11И Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, , Раушска  наб., д. 4/5

   Прсизводственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4