SU1256140A1 - Цифровой фазочастотный детектор - Google Patents
Цифровой фазочастотный детектор Download PDFInfo
- Publication number
- SU1256140A1 SU1256140A1 SU843822513A SU3822513A SU1256140A1 SU 1256140 A1 SU1256140 A1 SU 1256140A1 SU 843822513 A SU843822513 A SU 843822513A SU 3822513 A SU3822513 A SU 3822513A SU 1256140 A1 SU1256140 A1 SU 1256140A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- trigger
- output
- triggers
- inputs
- Prior art date
Links
Landscapes
- Measuring Phase Differences (AREA)
Abstract
Изобретение относитс к импульсной технике и может быть использовано в фазометрии и системах АПЧ. Цель изобретени - повышение точности фазочастотного детектора . Детектор содержит триггеры , 2, 7 8, элемент И-НЕ 3, интегратор 4 и элементы ИЛИ 5 и 6. Предложенна схема соединени элементов устройства исключает сбои, возникающие при совпадении во времени сигнала обнулени триггеров и входных сигналов фазочастотного детектора, что позвол ет повысить точность измерени разности фаз входных сигналов при малых значени х частотных рассогласований. 2 ил. to СП О) иг 1
Description
10
Изобретение относитс к импульсной технике , а именно к фазочувствительным детекторам , и может быть использовано в фа- зометрии и системах АПЧ.
Цель изобретени - повышение точности фазочастотного детектора.
На фиг. 1 приведена структурна схема фазочастотного детектора (Vcc - напр жение логической единицы); на фиг. 2 - временные диаграммы работы устройства.
На фиг. 2 обозначено: а - первый входной сигнал w(t); б - второй входной сигнал x(t); в - сигнал на выходе первого триггеру устройства; г - сигнал на выходе второго триггера устройства; д - сигнал на выходе третьего триггера устройства; е - сигнал на выходе четвертого триггера устройства; ж - сигнал на выходе первого элемента ИЛИ устройства; з - сигнал на выходе второго элемента ИЛИ устройства.
Цифровой фазочастотный детектор содер- п жит первый и второй триггеры 1 и 2, элемент И-НЕ 3, интегратор 4, первый и второй элементы ИЛИ 5 и 6 и третий и четвертый триггеры 7 и 8.
Первые С-входы триггеров 1 и 2 соединесигнала x(t) (ts) опережает передний фронт сигнала w(t) (t). В этом случае в момент времени ti первый триггер 1 переходит в единичное состо ние, в момент времени tz второй триггер 2 переходит в единичное состо ние, после чего вырабатываетс сигнал обнулени , перевод щий триггеры 1 и 2 в нулевое состо ние. Триггеры 7 и 8 устанавливаютс в исходные единичные состо ни первым нулевым уровнем входных сигналов. В случае, когда импульс обнулени с выхода элемента И-НЕ совпадает во времени с передним фронтом сигнала x(t) (t/), триггер 8 переходит в нулевое состо ние, блокиру прохождение импульса обнулени на триггер 2 и перевод его в единичное сос- 5 то ние. Нулевым уровнем сигнала w(t) (te) триггер 8 возвращаетс в единичное состо ние . В момент времени tg по переднему фронту сигнала x(t) триггер 1 переходит в единичное состо ние, после чего вырабатываетс импульс обнулени , перевод триггеры 1 и 2 в нулевое состо ние. Таким образом детектор продолжает выдавать верную информацию - информационные импульсы на выходе второго триггера.
Цифровой фазочастотный детектор исклюны с клеммам и входных сигналов, вторые 25 чает сбои, возникающие при совпадении во
времени сигнала обнулени триггеров и входных сигналов фазочастотного детектора, что позвол ет повысить точность измерени разности фаз входных сигналов при малых значени х частотных рассогласований.
Claims (1)
- Формула изобретени Цифровой фазочастотный детектор, содержащий четыре триггера, элемент И-НЕ, два элемента ИЛИ и интегратор, причем С-входы первого и второго триггеров соеD-входы - с клеммами сигнала логической единицы, а выходы - с входами элемента И-НБ 3 и интегратора 4. Выходы первого и второго элементов ИЛИ 5 и 6 соединены с четвертыми R-входами соответственно первого и второго триггеров 1 и 2. 30 Первый выход третьего триггера 7 соединен с третьим S-входом первого триггера 1, а второй - с первым входом первого элемента ИЛИ 5, второй вход которого соединен с выходом элемента И-НЕ 3 и вторымвходом второго элемента ИЛИ 6, первый 35 динены соответственно с С-входами третьвход которого соединен с вторым выходом четвертого триггера, при этом первый выход последнего соединен с треьтьим S-входом второго триггера 2, первый С-вход - с первыми С-входом второго триггера, второй Q D-вход - с четвертым R-входом второго триггера, а третий S-вход - с первыми С- входами первого и третьего триггеров 1 и 7. Первый С-вход третьего триггера 7 соединен с первым С-входом первого триггеего и четвертого триггеров и с соответствующими клеммами входных сигналов, при этом выходы первого и второго триггеров соединены с входами элемента И-НЕ, а входы - с клеммой сигнала логической единицы , отличающийс тем, что, с целью повышени точности, входы интегратора соединены с выходами первого и второго триггеров , первый выход третьего триггера соединен с входом первого триггера, а второйра 1, второй D-вход - с четвертым R-BXO- 45 выход через первый элемент ИЛИ соедидом первого триггера, а третий S-вход - с первыми С-входами второго и четвертого триггеров 2 и 8.Устройство работает следующим образом.Пусть частота первого сигнала Р меньше частоты второго сигнала Рл. При Р Р«, устройство будет работать аналогично. Нй- чальное состо ние произвольно. При неравенстве частот входных сигналов возникает ситуаци , когда сначала передний фронт сигнала w(t){ti) опережает передний фронт сигнала x(t) (t2), а затем передний фронт50нен с R-входом первого триггера, соединенным также с D-входом третьего триггера, S-вход которого соединен с С-входом четвертого триггера, при этом первый выход четвертого триггера соединен с S-входом второго триггера, а второй выход через второй элемент ИЛИ соединен с R-входом второго триггера, соединенным также с входом четвертого триггера, S-вход которого соединен с С-входом третьего триггера, а выход элемента И-НЕ соединен с вторыми входами первого и второго элементов ИЛИ.сигнала x(t) (ts) опережает передний фронт сигнала w(t) (t). В этом случае в момент времени ti первый триггер 1 переходит в единичное состо ние, в момент времени tz второй триггер 2 переходит в единичное состо ние, после чего вырабатываетс сигнал обнулени , перевод щий триггеры 1 и 2 в нулевое состо ние. Триггеры 7 и 8 устанавливаютс в исходные единичные состо ни первым нулевым уровнем входных сигналов. В случае, когда импульс обнулени с выхода элемента И-НЕ совпадает во времени с передним фронтом сигнала x(t) (t/), триггер 8 переходит в нулевое состо ние, блокиру прохождение импульса обнулени на триггер 2 и перевод его в единичное сос- то ние. Нулевым уровнем сигнала w(t) (te) триггер 8 возвращаетс в единичное состо ние . В момент времени tg по переднему фронту сигнала x(t) триггер 1 переходит в единичное состо ние, после чего вырабатываетс импульс обнулени , перевод триггеры 1 и 2 в нулевое состо ние. Таким образом детектор продолжает выдавать верную информацию - информационные импульсы на выходе второго триггера.Цифровой фазочастотный детектор исклюего и четвертого триггеров и с соответствующими клеммами входных сигналов, при этом выходы первого и второго триггеров соединены с входами элемента И-НЕ, а входы - с клеммой сигнала логической единицы , отличающийс тем, что, с целью повышени точности, входы интегратора соединены с выходами первого и второго триггеров , первый выход третьего триггера соединен с входом первого триггера, а второйвыход через первый элемент ИЛИ соедивыход через первый элемент ИЛИ соединен с R-входом первого триггера, соединенным также с D-входом третьего триггера, S-вход которого соединен с С-входом четвертого триггера, при этом первый выход четвертого триггера соединен с S-входом второго триггера, а второй выход через второй элемент ИЛИ соединен с R-входом второго триггера, соединенным также с входом четвертого триггера, S-вход которого соединен с С-входом третьего триггера, а выход элемента И-НЕ соединен с вторыми входами первого и второго элементов ИЛИ.t}t2tjt tstgty tg tgtfo tffФиг.2Редактор С. Пекарь Заказ 4833/54ВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж-35, Раушска наб., д. 4/5Филиал ППП «Патент, г. Ужгород, ул. Проектна , 4Составитель М. КатановаТехред И. ВересКорректор М. ДемчикТираж 816Подписное
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843822513A SU1256140A1 (ru) | 1984-12-13 | 1984-12-13 | Цифровой фазочастотный детектор |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843822513A SU1256140A1 (ru) | 1984-12-13 | 1984-12-13 | Цифровой фазочастотный детектор |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1256140A1 true SU1256140A1 (ru) | 1986-09-07 |
Family
ID=21150544
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU843822513A SU1256140A1 (ru) | 1984-12-13 | 1984-12-13 | Цифровой фазочастотный детектор |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1256140A1 (ru) |
-
1984
- 1984-12-13 SU SU843822513A patent/SU1256140A1/ru active
Non-Patent Citations (1)
Title |
---|
Электроника, 1975, № 7, с. 56-58. Патент US № 4027262, кл. 328-133, (Н 03 D 13/00), 1977. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4857866A (en) | Phase-locked loop having elongated time for charge and discharge | |
US4119910A (en) | Method and apparatus for detecting whether phase difference between two signals is constant | |
GB2055268A (en) | Digital phase comparator circuit | |
EP0180342A2 (en) | Signal comparison circuit and phase-locked-loop using same | |
US6218868B1 (en) | Phase comparator | |
SU1256140A1 (ru) | Цифровой фазочастотный детектор | |
US4664523A (en) | Apparatus for increasing the resolution of a laser gyroscope | |
US4335443A (en) | Electronic angle resolver | |
GB2152778A (en) | Comparator circuit | |
SU1026283A1 (ru) | Фазовый дискриминатор | |
KR930000961Y1 (ko) | 비교기를 이용한 실시간 a/f 인터페이스 회로 | |
SU881973A1 (ru) | Цифровой частотный демодул тор | |
SU1109913A1 (ru) | Цифровой синтезатор частот | |
Legrele et al. | A one nanosecond resolution time-to-digital converter | |
SU1001098A1 (ru) | Умножитель частоты следовани импульсов | |
SU1679667A1 (ru) | Устройство для мажоритарного выбора асинхронных сигналов | |
SU1399743A1 (ru) | Устройство дл обнаружени ошибок в системе остаточных классов | |
SU970634A1 (ru) | Фазовый дискриминатор | |
SU1177879A1 (ru) | Частотно-фазовый компаратор | |
SU951681A1 (ru) | Устройство задержки импульсов | |
JP2791906B2 (ja) | カウンタ装置 | |
SU404081A1 (ru) | ||
SU1116548A1 (ru) | Устройство дл обнаружени ошибок регенератора | |
SU1363432A1 (ru) | Частотно-фазовый дискриминатор | |
SU438103A1 (ru) | Временной дискриминатор |