SU1256140A1

SU1256140A1 - Цифровой фазочастотный детектор

Info

Publication number: SU1256140A1
Application number: SU843822513A
Authority: SU
Inventors: Сергей Львович Борисов; Вадим Леонидович Роговой
Original assignee: Предприятие П/Я Г-4287
Priority date: 1984-12-13
Filing date: 1984-12-13
Publication date: 1986-09-07

Abstract

Изобретение относитс к импульсной технике и может быть использовано в фазометрии и системах АПЧ. Цель изобретени - повышение точности фазочастотного детектора . Детектор содержит триггеры , 2, 7 8, элемент И-НЕ 3, интегратор 4 и элементы ИЛИ 5 и 6. Предложенна схема соединени элементов устройства исключает сбои, возникающие при совпадении во времени сигнала обнулени триггеров и входных сигналов фазочастотного детектора, что позвол ет повысить точность измерени разности фаз входных сигналов при малых значени х частотных рассогласований. 2 ил. to СП О) иг 1

Description

10

Изобретение относитс к импульсной технике , а именно к фазочувствительным детекторам , и может быть использовано в фа- зометрии и системах АПЧ.

Цель изобретени - повышение точности фазочастотного детектора.

На фиг. 1 приведена структурна схема фазочастотного детектора (Vcc - напр жение логической единицы); на фиг. 2 - временные диаграммы работы устройства.

На фиг. 2 обозначено: а - первый входной сигнал w(t); б - второй входной сигнал x(t); в - сигнал на выходе первого триггеру устройства; г - сигнал на выходе второго триггера устройства; д - сигнал на выходе третьего триггера устройства; е - сигнал на выходе четвертого триггера устройства; ж - сигнал на выходе первого элемента ИЛИ устройства; з - сигнал на выходе второго элемента ИЛИ устройства.

Цифровой фазочастотный детектор содер- п жит первый и второй триггеры 1 и 2, элемент И-НЕ 3, интегратор 4, первый и второй элементы ИЛИ 5 и 6 и третий и четвертый триггеры 7 и 8.

Первые С-входы триггеров 1 и 2 соединесигнала x(t) (ts) опережает передний фронт сигнала w(t) (t). В этом случае в момент времени ti первый триггер 1 переходит в единичное состо ние, в момент времени tz второй триггер 2 переходит в единичное состо ние, после чего вырабатываетс сигнал обнулени , перевод щий триггеры 1 и 2 в нулевое состо ние. Триггеры 7 и 8 устанавливаютс в исходные единичные состо ни первым нулевым уровнем входных сигналов. В случае, когда импульс обнулени с выхода элемента И-НЕ совпадает во времени с передним фронтом сигнала x(t) (t/), триггер 8 переходит в нулевое состо ние, блокиру прохождение импульса обнулени на триггер 2 и перевод его в единичное сос- 5 то ние. Нулевым уровнем сигнала w(t) (te) триггер 8 возвращаетс в единичное состо ние . В момент времени tg по переднему фронту сигнала x(t) триггер 1 переходит в единичное состо ние, после чего вырабатываетс импульс обнулени , перевод триггеры 1 и 2 в нулевое состо ние. Таким образом детектор продолжает выдавать верную информацию - информационные импульсы на выходе второго триггера.

Цифровой фазочастотный детектор исклюны с клеммам и входных сигналов, вторые 25 чает сбои, возникающие при совпадении во

времени сигнала обнулени триггеров и входных сигналов фазочастотного детектора, что позвол ет повысить точность измерени разности фаз входных сигналов при малых значени х частотных рассогласований.

Claims

Формула изобретени Цифровой фазочастотный детектор, содержащий четыре триггера, элемент И-НЕ, два элемента ИЛИ и интегратор, причем С-входы первого и второго триггеров соеD-входы - с клеммами сигнала логической единицы, а выходы - с входами элемента И-НБ 3 и интегратора 4. Выходы первого и второго элементов ИЛИ 5 и 6 соединены с четвертыми R-входами соответственно первого и второго триггеров 1 и 2. 30 Первый выход третьего триггера 7 соединен с третьим S-входом первого триггера 1, а второй - с первым входом первого элемента ИЛИ 5, второй вход которого соединен с выходом элемента И-НЕ 3 и вторым

входом второго элемента ИЛИ 6, первый 35 динены соответственно с С-входами третьвход которого соединен с вторым выходом четвертого триггера, при этом первый выход последнего соединен с треьтьим S-входом второго триггера 2, первый С-вход - с первыми С-входом второго триггера, второй Q D-вход - с четвертым R-входом второго триггера, а третий S-вход - с первыми С- входами первого и третьего триггеров 1 и 7. Первый С-вход третьего триггера 7 соединен с первым С-входом первого триггеего и четвертого триггеров и с соответствующими клеммами входных сигналов, при этом выходы первого и второго триггеров соединены с входами элемента И-НЕ, а входы - с клеммой сигнала логической единицы , отличающийс тем, что, с целью повышени точности, входы интегратора соединены с выходами первого и второго триггеров , первый выход третьего триггера соединен с входом первого триггера, а второй

ра 1, второй D-вход - с четвертым R-BXO- 45 выход через первый элемент ИЛИ соедидом первого триггера, а третий S-вход - с первыми С-входами второго и четвертого триггеров 2 и 8.

Устройство работает следующим образом.

Пусть частота первого сигнала Р меньше частоты второго сигнала Рл. При Р Р«, устройство будет работать аналогично. Нй- чальное состо ние произвольно. При неравенстве частот входных сигналов возникает ситуаци , когда сначала передний фронт сигнала w(t){ti) опережает передний фронт сигнала x(t) (t2), а затем передний фронт

50

нен с R-входом первого триггера, соединенным также с D-входом третьего триггера, S-вход которого соединен с С-входом четвертого триггера, при этом первый выход четвертого триггера соединен с S-входом второго триггера, а второй выход через второй элемент ИЛИ соединен с R-входом второго триггера, соединенным также с входом четвертого триггера, S-вход которого соединен с С-входом третьего триггера, а выход элемента И-НЕ соединен с вторыми входами первого и второго элементов ИЛИ.

сигнала x(t) (ts) опережает передний фронт сигнала w(t) (t). В этом случае в момент времени ti первый триггер 1 переходит в единичное состо ние, в момент времени tz второй триггер 2 переходит в единичное состо ние, после чего вырабатываетс сигнал обнулени , перевод щий триггеры 1 и 2 в нулевое состо ние. Триггеры 7 и 8 устанавливаютс в исходные единичные состо ни первым нулевым уровнем входных сигналов. В случае, когда импульс обнулени с выхода элемента И-НЕ совпадает во времени с передним фронтом сигнала x(t) (t/), триггер 8 переходит в нулевое состо ние, блокиру прохождение импульса обнулени на триггер 2 и перевод его в единичное сос- то ние. Нулевым уровнем сигнала w(t) (te) триггер 8 возвращаетс в единичное состо ние . В момент времени tg по переднему фронту сигнала x(t) триггер 1 переходит в единичное состо ние, после чего вырабатываетс импульс обнулени , перевод триггеры 1 и 2 в нулевое состо ние. Таким образом детектор продолжает выдавать верную информацию - информационные импульсы на выходе второго триггера.

Цифровой фазочастотный детектор исклюего и четвертого триггеров и с соответствующими клеммами входных сигналов, при этом выходы первого и второго триггеров соединены с входами элемента И-НЕ, а входы - с клеммой сигнала логической единицы , отличающийс тем, что, с целью повышени точности, входы интегратора соединены с выходами первого и второго триггеров , первый выход третьего триггера соединен с входом первого триггера, а второй

выход через первый элемент ИЛИ соедивыход через первый элемент ИЛИ соеди

нен с R-входом первого триггера, соединенным также с D-входом третьего триггера, S-вход которого соединен с С-входом четвертого триггера, при этом первый выход четвертого триггера соединен с S-входом второго триггера, а второй выход через второй элемент ИЛИ соединен с R-входом второго триггера, соединенным также с входом четвертого триггера, S-вход которого соединен с С-входом третьего триггера, а выход элемента И-НЕ соединен с вторыми входами первого и второго элементов ИЛИ.

t}t2tjt tstgty tg tgtfo tff

Фиг.2

Редактор С. Пекарь Заказ 4833/54

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий

113035, Москва, Ж-35, Раушска наб., д. 4/5

Филиал ППП «Патент, г. Ужгород, ул. Проектна , 4

Составитель М. Катанова

Техред И. ВересКорректор М. Демчик

Тираж 816Подписное