SU1249536A1

SU1249536A1 - Цифровой фильтр

Info

Publication number: SU1249536A1
Application number: SU833682848A
Authority: SU
Inventors: Борис Сергеевич Демченко; Арнольд Францевич Зубович; Борис Федорович Толкунов
Original assignee: Demchenko Boris S; Zubovich Arnold F; Tolkunov Boris F
Priority date: 1983-12-30
Filing date: 1983-12-30
Publication date: 1986-08-07

Abstract

.Изобретение относитс к электроизмерительной технике и предназначено дл вьделени повтор ющихс сигналов из шума, моменты по влени которых распределены во времени случай- лым образом. Цель изобретени - повышение достоверности диагностических оценок исследуемых сигналов на фоне шумов, моменты по влени которых распределены случайнь образом. Цифровой фильтр содержит аналого-цифровой преобразователь , компараторы, сумматор, счетчики, блоки пам ти, регистры, блок элементов 2И-2ИЛИ, элемент НЕ, элемент И, блок управлени . 2 ил. Q S л

Description

Изобретение относитс к электроизмерительной технике и предназначено дл выделени повтор ющихс сигналов из шума, моменты по влени которых распределены во времени случай- ным образом, и может быть использовано в биологии, медицине дл анализа электроэнцефалограмм, диагностики в системах технологического контрол , автоматического управлени и др. област х .

Цель изобретени - повьшение достоверности диагностических оценок исследуемых сигналов на фоне шумов, моменты по влени которых распределены случайным образом..

На фиг. 1 изображена блок-схема цифрового фильтра; на фиг, 2 - схема блока управлени .

Цифровой фильтр содержит аналого- цифровой преобразователь (АЦП) 1, входной компаратор 2, сумматор 3, счетчик (циклов) 4, блок 5 управлени счетчик 6 адреса, первый 7 и второй 8 блоки пам ти, регистры 9-11, блок элементов 2И-2Ш1И 12, элемент НЕ 13, счетчик (начальной зоны) 14, (цифровые ) компараторы 15 и 16, элемент И 17 счетчик (длины реализации) 18, вход 19

задани начальной зоны, вход 20 зада- 30 ствл етс . контроль компаратором 16

ни длины реализации, вход 21 блока 5, выход 22 компаратора, выход 23 {i вход 24 блока 5, выходы 25-31 блока 5, входы 32 и 33 блока 5.

Блок 5 управлени (фиг. 2) содержит генератор 34 тактовых импульсов , делитель 35 и 36 частоты, элемент НЕ 37, элементы И 38-41, триггеры 42-44, элементы ИЛИ 45-48 элементы 49-60 задержки, элементы И-НЕ 61, элемент И 62, триггер 63.

Блок 5 формирует последовательность команд дл управлени работой фильтра.

В исходном состо нии счетчики 14, 6, 18, регистры 9-11, блоки 7 и 8, триггеры 43, 44 установлены в нулевое положение. На счетчике 4, входах 19 и 20 устанавливаютс соответственно необходимый объем выборки (число циклов накоплени ), код, соответствующий длине на 1ального участка реализации, и код, соответствующий длине реализации.

Аналоговый сигнал, преобразованный в дискретные отсчеты, поступает С выхода АЦП 1 через входы блока элементов 2И-2ИЛИ 12, в регистр 9 и

кода; заданного на входе 20 и подсчитанного счетчиком 18, т.е. осуществл етс контроль длительности записываемой реализации после им35 пульса Спайка.

При совпадении кодов компаратор вырабатывает потенциал, по которому запрещаетс прохождение информации на вход счетчика 18 через элемент И

40 прекращаетс циклическа запись дис кретных отчетов от АЦП- 1 в блок 7 и разрешаетс блоку 5 вьфабатывать командные сигналы дл сдвига инфорЙ ции по чейкам блока 7 пам ти. Сдви

45 информации осуществл етс дл распо ложени в начальных чейках пам ти участка реализации необходимой длительности до по влени спайки и в последующих чейках реализации

50 участка после импульса Спайка.

Сдвиг информации производитс н число чеек, равных разности кодов записанных в счетчике 14 и на входе 19.

55 Дл режима сдвига информации по чейкам блока 7 пам ти дл нулевой чейки блок 5 вначале вырабатывает команду приема информации в ре

1ПО команде, поступающей по цепи 28, записываетс по нулевому адресу в блок 7 и в счетчик 6 добавл етс единица. Следуюищй дискретный отчет записываетс по первому адресу блока и т.д. После записи информации по всем чейкам в блоке 7 производитс стирание ранее записанной информации в нулевой чейке и запись в нее вновь поступившей информации и т.д. по всем чейкам пам ти, таким образом производитс циклическое обновление информации .

При наличии в исследуемом сигнале синхронизирующего импульса (Спайка) компаратор 2 вырабатывает импульс, который устанавливает триггер 43 в 1, на выходе 30 блока 5 по вл етс потенциал, разрешающий работу счетчика 14 и прохождение сигнала через элемент И 17 на вход счетчика 18. По цепи 29 вырабатываетс сигнал, по которому в счетчик 14 заноситс код адреса, наход щийс в счетчике 6 в момент по влени им

пульса Спайка и продолжаетс запись дискретных отсчетов в блок 7, при этом после каждой записи в счетчик 18 добавл етс единица и осущекода; заданного на входе 20 и подсчитанного счетчиком 18, т.е. осуществл етс контроль длительности записываемой реализации после им35 пульса Спайка.

При совпадении кодов компаратор 16 вырабатывает потенциал, по которому запрещаетс прохождение информации на вход счетчика 18 через элемент И 17

40 прекращаетс циклическа запись дискретных отчетов от АЦП- 1 в блок 7 и разрешаетс блоку 5 вьфабатывать командные сигналы дл сдвига инфорЙ - ции по чейкам блока 7 пам ти. Сдвиг

45 информации осуществл етс дл расположени в начальных чейках пам ти участка реализации необходимой длительности до по влени спайки и в последующих чейках реализации

50 участка после импульса Спайка.

Сдвиг информации производитс на число чеек, равных разности кодов, записанных в счетчике 14 и на входе 19.

55 Дл режима сдвига информации по чейкам блока 7 пам ти дл нулевой чейки блок 5 вначале вырабатывает команду приема информации в ре3

гистр 10 по цепи 26, при этом считанна информаци заноситс в регистр 1 и по команде, поступающей по цепи 27 переписываетс в регистр 9, а в счетчик 6 по цепи 31 добавл етс единица , в результате выбираетс следующий адрес ( чейка блока 7). По команде , поступающей по цепи 26, содержимое первой чейки блока 7 переписываетс в регистр 10 и по тому же адресу в чейку записываетс содержимо нулевого адреса с регистра 9 по команде 28 и блокируетс одна из команд приема в регистр 10 путем установки триггера 63 в нулевое положение (фиг. 2). Далее по команде 27 содержимое первой чейки из регистра 10 переписываетс в регистр 9, добавл етс единица в счетчик 6, содержимое второй чейки блока 7 переписываетс в регистр 10, а содержимо первой чейки с регистра 9 записываетс во вторую чейку и т.д.

После сдвига всей информации блока .7 на один адрес на выходе счетчика 6 по вл етс сигнал, который заноситс в счетчик 14. Компаратхэр 15 троизводит сравнение кодов, зафиксированных в счетчике 14 и входе 19, при несовпадении кодов повтор етс сдвиг всей информации еще на один адрес и т.д. Признаком окончани сдвига информации служит сигнал сравнени на выходе компаратора 15. Этот сигнал разрещает прием сигналов в счетчик 4, считывание (запись) в блок 8 и формируетс программа сложени блоком 5.

Из блока 8 (по нулевой чейке) считываетс информаци на один из входов сумматора 3 на другие входы сумматора поступает считанна информаци из блока 7 (по нулевой чейке). с выхода регистра 10 по команде 26. Результат суммировани поступает в регистр 11 и по команде 25 фиксируетс в регистре 11, затем по команде 28 записываетс в нулевую чейку блока 8, а в счетчике 6 добавл етс единица. Аналогичным образом производитс перепись со сложением содержимого первой чейки блока 7 в первую чейку блока 8 и т.д. UocSie переписи со сложением последней чейки на выходе счетчика 6 по вл етс импульс, который заноситс в счетчики 4 и 14, в результате на выходе компаратора 15 по вл етс сигнал, запрещающий режим

49536 -

сложени , и счетчик 18 сбрасываетс в нулевое положение. На этом один полньй цикл накоплени заканчиваетс . При установке в счетчик 4 числа

5 циклов больше, чем один, производитс накопление информации в блоке 8 аналогичным образом до достижени заданного числа циклов накоплени . После достижени заданного числа цикto лов накоплени на выходе счетчика 4 по вл етс сигнал, который сбрасывает триггер 43 в О (фиг. 2), запрещает прохождение сигналов от компаратора -2 на вход триггера 42 дл заJ5 пуска. На зтом полный цикл работы накопител заканчиваетс .

В результате накоплени в блоке 8 будет зафиксирована крива в первых 2Q каналах с предисторией, а в последующих , каналах - информаци после импульса Спайка.

Claims

Формула изобретени

25 Цифровой фильтр, содержащий первый , второй и третий регистры, первый блок пам ти, выход которого через второй регистр подключен к первому

- входу сумматора, выход которого прд30

ключен к информационному входу третьего регистра, выход первого регистра подключен к информационному входу первого блока пам ти, адресный вход крторого подключен к информационному выходу счетчика адреса, выход

переноса которого подключен к счетному входу первого счетчика, 1бло1Гуправ- лени , первый вход входного компаратора соединен с информационным входом аналого-цифрового преобразовател и

вл етс информационным входом

фильтра, а второй вход входного компаратора вл етс входом опорного напр жени фильтра, отличающий с тем, что, с целью повыше ки достоверности, в него введены второй блок пам ти блок элементов 2И-2Ш1И, элемент НЕ, второй и третий счетчики, первый и второй компараторы , элемент И, выход которого

50

подключен к счетному входу второго

счетчика, информационный выход которого подключен к первому входу первого компаратора, выход которого подключен к первому входу элемента И, 55.входу элемента НЕ и первому входу блока элемента 2И-2ИЛИ, выход которого подключен к информационному входу первого регистра, информационный

выход третьего регистра подключен к информационному входу второго блока пам ти, выход которого подключен к второму входу сумматора, выход вто- рого регистра подключен к второму входу блока элементов , третий и четвертый входы которого подключены соответственно к выходу элемента НЕ и выходу аналого-цифрового преобразовател , информационный вход счетчика адреса подключен к адресному входу второго .блока пам ти и уста- новочному входу третьего счетчика, информационный выход которого подклю- чен к первому входу второго компара- тора, выход которого подключен к входу управлени второго блока пам ти и установочному входу первого счетчика , счетный вход третьего счетчика подключен к выходу переноса счетчика адреса, а вторые входы первого и второго компараторов вл ютс входами задани соответственно длины реализации и начальной зоны фильтра, при этом блок управлени содержит четыре триггера, п ть элементов И, элемент И-НЕ, двенадцать элементов задержки, четыре элемента ИЛИ, элемент НЕ,, первьм и второй делители частоты и генератор тактовых импульсов , выход которого подключен к входам первого и второго делителей частоты, выход первого делител частоты подключен к первому входу перво го элемента И и первому входу второго элемента И, выход которого подключен к входу первого элемента задержки , выход которого подключен к первому входу первого элемента ИЛИ и входу второго элемента задержки, выход которого подключен к входу третьего элемента задержки, выход которого подключен к входу четвертого элемента задержки, выход которого подключен к первому входу второго элемента ИЛИ и входу п того элемента задержки, выход которого подключен к первому входу третьего элемента ИЛИ, второй вход которого соедине с входом шестого элемента задержки тактовым входом первого триггера, первым входом третьего элемента И и подключен к выходу четвертого элемента И, первый вход которого под- к.шочен к выходу второго делител частоты , выход первого элемента И подключен к первому входу п того элемента И и входу седьмого элемента задержки , выход которого подключен к первому входу четвертого элемента ИЛИ и входу восьмого элемента Задержки , выход которого подключен к третьему входу третьего элемента ИЛИ и входу дев того элемента задержки , выход которого подключен к второму вхеду первого элемента ИЛИ и входу дес того элемента задержки, выход которого подключен к второму входу второго элемента ИЛИ и R-входу второго триггера, выход которого подключен к второму входу п того элемента И, выход которого подключен к третьему входу первого элемента ИЛИ выход шестого элемента задержки подключен к второму входу четвертого элемента ИЛИ и второму входу одиннадцатого элемента задержки, выход которого подключен к третьему входу второго элемента ИЛИ, выход элемента И-НЕ подключен к S-входу второго триггера, пр мой выход которого подключен к D-входу первого триггера, пр мой выход которого подключен к второму входу третьего элемента И, выход которого подключен к входу „двенадцатого элемента задержки, выход котерого подключен к R-входу первого триггера и Н.-входу третьего триггера инверсный выход которого подключен к S-входу четвертого триггера, выход входного компаратора подключен к первому входу элемента И-НЕ блока управлени , R-вход.четвертого триггера и второй вход элемента И-НЕ которого соединены и подключены к выходу переноса первого счетчика, выход четвертого элемента И, выхоД четвертого элемента задержки, выход первого элемента ИЛИ и выход четвертого элемента ИЛИ блока управлени подключены к тактовым входам соответственно аналого-цифрового преобразовател , третьего, второго и первого регистров , входы управлени записью первого и второго блоков пам ти подключены к выходу второго элемента ИЛИ блока управлени , выход третьего элемента ИЛИ которого подключен к счетному входу счетчика адреса и второму входу элемента И, третий вход которого соединен с входом разрешени считывани третьего счетчика и подключен к пр мому выходу четвертого триггера блока управлени , вьжод третьего

элемента И которого подключен к входу разрешени записи третьего счетчика , выход элемента НЕ и выход первого компаратора подтшючены соответственно к первому входу четвертого элемента И и второму входу первого элемента И блока управлени , второй вход элемента И которого подключен к выходу элемента И блока управлени , третий вход первого элемента И и элемента НЕ которого соединены и подключены к выходу второго компаратора.

фив.2