SU1247844A1 - Способ контрол электронных логических блоков - Google Patents

Abstract

Изобретение относитс  к контрольно-измерительной технике и может быть-использовано при контроле и диагностике логических блоков. Цель изобретени  - у прощение реализации способа путем исключени  использовани  специальных средств дл  разделени  входов и выходов контролируемого логического блока и повышени  быстродействи  способа за счет исключени  операции настройки на тот или иной тип контролируемого логичес- кого блока. Данный способ за счет ограничени  значени  втекающих и вытекающих токов контролируемого и эталонного блоков обеспечивает упрощение реализации способа, поскольку не требуетс  специальных средств (переходников, механических или электронных коммутаторов дл  разделени  входов и выходов блока перед подачей тестовых воздействий, не нужны также и средства дл  вы влени  (идентификации) входов и выходов дл  их последующего разделени . В указанном способе нет необходимости осуществл ть операции вы влени  входов и выходов, их последующее разделение, что повьппаёт быстродействие способа. 1 з.п.ф-лы, 2 ил. i СЛ to 4: 00 4 NU

Description

Изобретение относитс  к контрольно-измерительной технике н может быть использовано при контроле и диагностике логических блоков.

Цель изобретени  - упрощение реализации способа нутем исключени  и использовани  специальных средств , дл  разделени  входов и выходов коптролируемого логического блока и повышение быстродействи  способа за счет исключени  операции настройки на тот или иной тип контролируемо- мого логического блока.

На фиг. приведено устройство, реа:пшую1цее способ; на фиг. 2 - ха- ршстеристпка используемого ограю - чптол ,

Устройство (фиг.1) , реализующее способ контрол  логического блока 1 имеющего вьшоды 2.1-2.ц, содержит эталонный логический блок 3, гене- р;лтор 4 псевдослучайных сигналов, первые ограничители 5.1-5.h тока, блек 6 контрол , выходы 7.1-7.1 генератора 4 псевдослучайных сигна- ЛОБ, ВЫВОД 8.1-8.1-1 и эталонного логического блока 3, вторые ограничители .9.1-9.11 тока.

В качестве ограничителей тока 5.1-j,n. могут быть использованы, например, резисторы или микросхемы К176КТ1, представл ющие собой двунаправленные ограпичители тока с характеристикой, представленной на фи1ч2 прни° 0,12В, 4 мА.

Cyi urocTb способа заключаетс  в следующем.

е помощью генератора 4 псевдослучайных сигпалов задают с его выходов 7.1-7.h искомые воздействи  виде поступающих последовательно во времени случайных кодовых наборов логических О и 1 на все без исключени  выводы 2.1-2.и и контролируемого блока 1 и вьюоды 8.1- 8. и эталонного блока 3.

Е,сли вывод 2 ; блока и соответJ

ств:,дощпй , ему вьшод В-.; , блока 3  вл етс  входом, то при подаче от .генератора 4 с его выхода 7.; логического О входной ток вытекает со стороны выводов 2; н В; блоков 1 и 3, ограничители 5; и 9; ра- ботогют на участке 0-Up (фиг.2), и . пропуска  через себ  ток стабилизации ( J ) ,равш-1й одпой условной единице нагрузки (T.g, ) Б диапазоне рабочих значений входного напр жени  (Up) и обеспечива  так1-{Н образом задание ур овн  логического О на входы блоков 1 и 3.

Если вывод 2; блока 1 н соответствующий ему вывод 8, блока 3  вл ютс  входом, а на выходе 7j генератора 4 установлена лог№{еска

111 и

Ч

то эта логическа  1 прохо

5

0

5

5

0

5

0

дит через ограничит гли 5 ; и 9; на входы блоков 1 и 3, поскольку опи работают в этом случае на участке О- +UP (фиг.2), а значение тока значительно больше чем входной, втекающий ток блоков 1 и 3 при логичес- .кой 1 на входе.

Если вывод 2 J блока I и соответствующий ему вывод В.; блока 3

- U

 в л ютс  выходом, то имеетс  четыре .возможных комбинации логических уров- .ней на выводе 2j (8) и выходе 7. Генератора 4; 00, 01, 11, 10. В каждой из четьфех комбинаций ограничители 5j и 9j ограничивают выходной ток ( втекающий или вытекающий J блоков 1 и 3 па заданном уровне 3 в соответствии с фиг.2, что исключает нерегрузку выходов 2j , В по токам при паличии на них логического о и лог1«еской 1. Наличие ограничителей 5; и 9; и их свойство двуо V

стороннег р ограничени  тока позвол ют разв зать . выходы генератора 4 от выходов блоков 1 и 3 исключить возможность их взаимного -выхода из стро ,. Кроме того, выходные уровни выхода 7j . генератора 4 нрактичес- ки не вли ют па напр жени  .на выводах 2j и Bj , что позвол ет осуществл ть сравне-ние уровней сигналов на этих выводах.

Ограничители 5 ,- и 9.- тока обесJ J. .

нечивают разв зку вьшодов 2j и Вг блоков 1 и 3 между собой, что позвол ет исключить возможность повреждени  блока 1 при ошибочном подключении блока 3, не соответствующего по типу (по входам и выходам) блоку I, выходе блока 3 из стро  и т.д.

Устройство {фиг.1)  вл етс  универсальным и позвол ет .контролировать разнотипные блоки 1 с различ- Hbjt-i размещением входов-выходов по выводам без специальной перестройки,

Контроль выходов осуществл етс  под токовой нагрузкой равной , .

С помощью блока б контрол  срав- сигналы на всех выводах блока

1 и блока 3 и по результатам сравнени  делают вывод о годности и негодности блока 1.

Таким образом, за счет ограничени  значени  втекающих и вытекающих токов контролируемого 1 и эталонного 3 блоков обеспечиваетс  упрощение реализации способа, поскольку не требуетс  специальных средств (переходников , механических или элект- ронных коммутаторов) дл  разделени  входов и выходов блока 1 перед подачей токовых воздействий, не нужшм также и средства дл  вы влени  (идентификации) входов и выходов дл  их последующего разделени .

. Кроме того, нет необходимости осуществл ть операции вы влени  входов и выходов и их последующее разделение , что повьшает быстродейст- вие способа.

Claims (1)

1.Способ контрол  электронных логических блоков, включающий последовательное во времени задание на входшш выводы эталонного и ко 1тро- лируемого логических блоков идентич97w8 .;

ных наборов логических О и I и сравнение кодов на выходных выводах эталонного и контролируемого ; логических блоков, отличающийс  тем, что,.с целью упрощени  реализации и повьшени  быстродействи  способа,задают идентичные наборы логиг1еских О и I также и на выходные выводы эталонного и контролируемого логических блоков, приче значение втекающего или вытекающего тока каждого из выводов ограничивают заданной величиной и дополни- тельнй сравнивают коды на входных вьшодах эталонного и контролируемого логических блоков, а по результатам сравнени  кодов на всех выводах эталонного и контролируемого логических блоков делают вьюод о годности или негодности контролируемого логического блока.

2, Способ по п.1, о т л и ч а ю- щ и и с   тем, что значени  втекающего и вытекающего тока каждого из вьшодов контролируемого и эталонного блоков ограничивают величиной вытекающего входного тока используемых микросхем при логическом О на их входе.

фиг. 2