SU1200426A1 - Bipulse binary signal-to-binary signal converter - Google Patents

Abstract

I. ПРЕОБРАЗОВАТЕЛЬ БИИМПУЛЬСНОГО ДВОИЧНОГО СИГНАЛА В БИНАРНЫЙ СИГНАЛ, содержащий триггер, . формирователь импульсов запрета, первый детектор .перехода, состо щий из соединенных последовательно первого и второго элементов задержки и инвертора , выход которого соединен с первым входом элемента И-НЕ, второй вход которого подключен к выходу первого . элемента задержки,и второй детектор перехода, состо щий из соединенных последовательно первого инверто- ра, элемента задержки и второго инвертора , выход которого подключен к первому входу элемента И-НЕ, второй вход которого подключен к выходу первого инвертора, причем вход первого элемента задержки первого детектора перехода объединен с входом первого инвертора второго детектора перехода и соединен с входом преобразовател , выходы элементов И-НЕ первого и второго детекторов перехода соединены с соответствующими входами формировател  импульсов запрета, а выход триггера  вл етс  выходом преобразовател , отличающийс  тем, что, с целью повышени  быстродействи , в него введены элемент И-НЕ и элемент задержки, вход которого соединен с входом преобразовател , а выход - с информационным входом триггера, тактовый вход которого соединен с выходом элемента И-НЕ, первый и второй входы которого сое (Л динены соответственно с выходами элементов И-НЕ первого и второго детекторов перехода, а выход формировател  импульсов запрета соединен с третьими входами элементов И-НЕ первого и второго детекторов перехода. 2. Преобразователь по п. 1, о т - личающийс  тем, что формиfo рователь импульсов запрета содержит о последовательно соединенные элемент И-НЕ, элемент задержки и инвертор, 4 о выход которого соединен с выходом формировател  импульсов запрета, 3 первый и второй входы которого соединены соответственно с первым и вторым входами элемента И-НЕ.I. BIMPULAR BINARY SIGNAL CONVERTER TO BINARY SIGNAL, containing trigger,. the inhibitor pulse driver, the first detector of the junction, consisting of the first and second delay elements connected in series and an inverter, the output of which is connected to the first input of the NAND element, the second input of which is connected to the output of the first. the delay element, and the second transition detector, consisting of the first inverter connected in series, the delay element and the second inverter, the output of which is connected to the first input of the NAND element, the second input of which is connected to the output of the first inverter, and the input of the first delay element of the first the transition detector is combined with the input of the first inverter of the second transition detector and is connected to the input of the converter; the outputs of the first and second transition detectors AND IS are connected to the corresponding inputs The inhibitor pulse gate, and the trigger output is the converter output, characterized in that, in order to increase speed, an AND-NOT element and a delay element are inputted to it, the input is connected to the converter input, and the output is a clock input which is connected to the output of the NAND element, the first and second inputs of which are soybeans (Lineni respectively with the outputs of the NAND elements of the first and second transition detectors, and the output of the inhibitor pulse generator is connected to the third inputs of the AND elements NOT the first and second transition detectors. 2. The converter according to claim 1, about t - which is characterized by the fact that the inhibitor pulse generator contains an AND-NOT element connected in series, a delay element and an inverter, 4o the output of which is connected to the output of the inhibitor pulse generator, the first and second inputs of which are connected respectively with the first and second inputs of the element AND-NOT.

Description

1 one

Изобретение относитс  к автоматике и вычислительной технике и предназначено дл  преобразовани  сипналов в устройствах высокоскоростньгх цифровых линий св зи, в частности в волоконно-оптических ли . ни х св зи.The invention relates to automation and computing and is intended to convert sipnal in high-speed digital communication devices, in particular, in fiber-optic links. no connection.

Целью изобретени   вл етс  повышение быстродействи .The aim of the invention is to increase speed.

На фиг. 1 представлена блок-схема преобразовател  биимпульсного двоичного сигнала в.бинарный сигнал; на фиг. 2 - временна  диаграмма работы устройства.FIG. 1 shows a block diagram of a bi-pulse binary signal converter into a binary signal; in fig. 2 - time diagram of the device.

Устройство содержит первый детектор 1 перехода, состо щий из первого элемента 2 задержки, второго элемента 3 задержки, инвертора 4 и элемента И-НЕ 5, второй детектор 6 перехода, состо щий из первого инвертора 7, элемента 8 задержки, второго инвертора 9 и- элемента И-НЕ 10} формирователь 11 импульсов запрета, состо щий из элемента И-НЕ 12, элемента задержки и . инвертора 14, элемент И-НЕ 15, элемент 16 задержки , триггер 17, вход 18 и выход 19.The device comprises a first detector 1 of the transition, consisting of the first delay element 2, the second delay element 3, the inverter 4 and the NE-NE element 5, the second transition detector 6 consisting of the first inverter 7, the delay element 8, the second inverter 9 and element AND-NOT 10} shaper 11 prohibition pulses, consisting of the element AND-NOT 12, the delay element and. inverter 14, element AND 15, delay element 16, trigger 17, input 18 and output 19.

Принцип действи  устройства основан на свойстве биимпульсного .(манчестерского) сигнала, которое заключаетс  в том, что каждый временной интервал, соответствующий одному биту передаваемой информации , делитс  на две равные части, одна из которых имеет значение логической единицы, а друга  - значение логического нул . Изменение сигнала в середине разр дного временного интервала происходит всегда независимо от значени  передаваемых сигналов, что позвол ет выделить из сигнала импульсы тактовой частоты . Это положение иллюстрируетс  сигналами, сформированными навыходах элемента 1 задержки и инвертора 7 (фиг. 2а и 28) . The principle of operation of the device is based on the property of a bi-pulse (Manchester) signal, which consists in the fact that each time interval corresponding to one bit of information transmitted is divided into two equal parts, one of which has the value of logical one, and the other is the value of logical zero. The change in the signal in the middle of the bit time interval always occurs regardless of the value of the transmitted signals, which allows to extract clock pulses from the signal. This position is illustrated by the signals generated by the outputs of the delay element 1 and the inverter 7 (Figs. 2a and 28).

Входной сигнал через элемент 2 задержки, служащий дл  компенсации задержки сигнала в инверторе7, поступает на первый вход элемента И-НЕ 5 и через элемент 3 задержкиThe input signal through the delay element 2, which serves to compensate for the delay of the signal in inverter 7, is fed to the first input of the element IS-NOT 5 and through the element 3 delay

0042600426

и инвертор 4 - на его второй вход. i Сигнал на выходу инвертора 4 представлен на фиг. 2В . В этом случае , если сигнал на третьем входе 5 элемента И-НЕ 5 соответствует логической единице, при изменении бходного . сигнала от О к 1 на его выходе формируетс  импульс логического нул , длительность которого равна времени задержки элемента 3 (фиг. 20 .Врем  задержки элемента 3 выбираетс  равным половине разр дноге времени интервала. Детектор 6 перехода работает аналогично и формирует импульс логического нул  при переand inverter 4 to its second input. i The signal at the output of inverter 4 is shown in FIG. 2B. In this case, if the signal at the third input 5 of the element AND-NOT 5 corresponds to a logical one, when changing the input. signal from O to 1 at its output a logical zero pulse is formed, the duration of which is equal to the delay time of element 3 (Fig. 20. The delay time of element 3 is equal to half the time interval interval. Transition detector 6 works similarly and generates a logical zero pulse at

MQ,rMQ r

ходе входного сигнала от 1 кinput signal from 1 to

(фиг. 2е). На фиг. 2-2 представлен сигнал, сформированный на выходе инвертора 9.(Fig. 2e). FIG. 2-2 shows the signal generated at the output of the inverter 9.

Импульсы с выходов элементов 5 и 10 поступают на входы формировател  11 импульсов запрета, а также инвертируютс  элементом И-НЕ 15 и поступают на тактовый вход триггера 17. На выходе формировател  П формируютс  импульсы логического нул  (фиг. 2), по длительности равные выходным импульсам детекторов 1 и 6 перехода, задержанные на половину разр дного временного интервала. Они запирают элементы И-НЕ 5 и 10 по третьим входам, запреща  прохождение импульсов, возникающих от изменени  входного сигнала на кра х разр дных временных интервалов. Таким образом, на тактовый вход триггера. 17 проход т только импульсы , возникающие в середине разр дных интервалов (фиг. 2). Информационньй вход триггера 17 соединен свходом преобразовател  через элемент 13 задержки, которьй обеспечивает необходимое фазовое положение между сигналами на тактовом и информационном входах триггера (фиг. 2)t) .The pulses from the outputs of elements 5 and 10 arrive at the inputs of the driver 11 of the inhibit pulses, and are also inverted by the element AND 15 and arrive at the clock input of the trigger 17. At the output of the driver P, pulses of a logical zero are formed (Fig. 2) equal in duration to the output pulses detectors 1 and 6 of the transition, delayed by half the bit time interval. They lock the AND-HE elements 5 and 10 through the third inputs, prohibiting the passage of pulses arising from a change in the input signal at the edges of the bit time intervals. Thus, the clock input of the trigger. 17, only pulses occurring in the middle of the bit intervals (Fig. 2). The information input of the trigger 17 is connected to the converter input via a delay element 13, which provides the necessary phase position between the signals at the clock and information inputs of the trigger (Fig. 2) t).

Таким образом, длительность тактовых импульсов на входе триггера преобразовател  увеличиваетс  доThus, the duration of the clock pulses at the input of the converter trigger is increased to

длительности импульсов сигнала (фиг. 2А) ..the pulse duration of the signal (Fig. 2A) ..

Claims (2)

I. ПРЕОБРАЗОВАТЕЛЬ БИИМПУЛЬСНОГО ДВОИЧНОГО СИГНАЛА В БИНАРНЫЙ СИГНАЛ, содержащий триггер, формирователь импульсов запрета, первый детектор перехода, состоящий из соединенных последовательно первого и второго элементов задержки и инвертора, выход которого соединен с первым входом элемента И-НЕ, второй вход которого подключен к выходу первого. элемента задержкой второй детектор перехода, состоящий из соединенных последовательно первого инверто- ра, элемента задержки и второго инвертора, выход которого подключен к первому входу элемента И-НЕ, второй вход которого подключен к выходу первого инвертора, причем вход первого элемента задержки первого детектора перехода объединен с входом пер вого инвертора второго детектора перехода и соединен с входом преобразователя, выходы элементов И-НЕ первого и второго детекторов перехода соединены с соответствующими входами формирователя импульсов' запрета, а выход триггера является выходом преобразователя, отличающийся тем, что, с целью повышения быстродействия, в него введены элемент И-НЕ и элемент задержки, вход которого соединен с входом преобразователя, а выход - с информационным входом триггера, тактовый вход которого соединен с выходом элемента И-НЕ, первый и второй входы которого соединены соответственно с выходами элементов И-НЕ первого и второго детекторов перехода, а выход формирователя импульсов запрета соединен с третьими входами элементов И-НЕ первого и второго детекторов перехода.I. BIT PULSE BINARY SIGNAL CONVERTER, comprising a trigger, a prohibition pulse generator, a first transition detector consisting of first and second delay elements connected in series and an inverter, the output of which is connected to the first input of the AND-NOT element, the second input of which is connected to the output first. of the delay element, the second transition detector, consisting of a first inverter connected in series, a delay element and a second inverter, the output of which is connected to the first input of the NAND element, the second input of which is connected to the output of the first inverter, the input of the first delay element of the first transition detector with the input of the first inverter of the second transition detector and connected to the input of the converter, the outputs of the AND elements of the first and second transition detectors are connected to the corresponding inputs of the shaper pulses of prohibition, and the trigger output is the output of the converter, characterized in that, in order to improve performance, an NAND element and a delay element are inserted into it, the input of which is connected to the input of the converter, and the output is with the information input of the trigger, whose clock input connected to the output of the NAND element, the first and second inputs of which are connected respectively to the outputs of the NAND elements of the first and second transition detectors, and the output of the inhibit pulse shaper is connected to the third inputs of the NAND elements of the first and second wow transition detectors. 2. Преобразователь по π. 1, о тличающийся тем, что формирователь импульсов запрета содержит последовательно соединенные элемент И-НЕ, элемент задержки и инвертор, выход которого соединен с выходом формирователя импульсов запрета, первый и второй входы которого соединены соответственно с первым и вторым входами элемента И-НЕ.2. The converter according to π. 1, characterized in that the inhibit pulse generator comprises a series-connected NAND element, a delay element and an inverter, the output of which is connected to the output of the inhibit pulse generator, the first and second inputs of which are connected to the first and second inputs of the AND-NOT element, respectively. >> )200426) 200426