SU1200426A1 - Преобразователь биимпульсного двоичного сигнала в бинарный сигнал - Google Patents
Преобразователь биимпульсного двоичного сигнала в бинарный сигнал Download PDFInfo
- Publication number
- SU1200426A1 SU1200426A1 SU833659867A SU3659867A SU1200426A1 SU 1200426 A1 SU1200426 A1 SU 1200426A1 SU 833659867 A SU833659867 A SU 833659867A SU 3659867 A SU3659867 A SU 3659867A SU 1200426 A1 SU1200426 A1 SU 1200426A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- input
- inverter
- converter
- inputs
- Prior art date
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
I. ПРЕОБРАЗОВАТЕЛЬ БИИМПУЛЬСНОГО ДВОИЧНОГО СИГНАЛА В БИНАРНЫЙ СИГНАЛ, содержащий триггер, . формирователь импульсов запрета, первый детектор .перехода, состо щий из соединенных последовательно первого и второго элементов задержки и инвертора , выход которого соединен с первым входом элемента И-НЕ, второй вход которого подключен к выходу первого . элемента задержки,и второй детектор перехода, состо щий из соединенных последовательно первого инверто- ра, элемента задержки и второго инвертора , выход которого подключен к первому входу элемента И-НЕ, второй вход которого подключен к выходу первого инвертора, причем вход первого элемента задержки первого детектора перехода объединен с входом первого инвертора второго детектора перехода и соединен с входом преобразовател , выходы элементов И-НЕ первого и второго детекторов перехода соединены с соответствующими входами формировател импульсов запрета, а выход триггера вл етс выходом преобразовател , отличающийс тем, что, с целью повышени быстродействи , в него введены элемент И-НЕ и элемент задержки, вход которого соединен с входом преобразовател , а выход - с информационным входом триггера, тактовый вход которого соединен с выходом элемента И-НЕ, первый и второй входы которого сое (Л динены соответственно с выходами элементов И-НЕ первого и второго детекторов перехода, а выход формировател импульсов запрета соединен с третьими входами элементов И-НЕ первого и второго детекторов перехода. 2. Преобразователь по п. 1, о т - личающийс тем, что формиfo рователь импульсов запрета содержит о последовательно соединенные элемент И-НЕ, элемент задержки и инвертор, 4 о выход которого соединен с выходом формировател импульсов запрета, 3 первый и второй входы которого соединены соответственно с первым и вторым входами элемента И-НЕ.
Description
1
Изобретение относитс к автоматике и вычислительной технике и предназначено дл преобразовани сипналов в устройствах высокоскоростньгх цифровых линий св зи, в частности в волоконно-оптических ли . ни х св зи.
Целью изобретени вл етс повышение быстродействи .
На фиг. 1 представлена блок-схема преобразовател биимпульсного двоичного сигнала в.бинарный сигнал; на фиг. 2 - временна диаграмма работы устройства.
Устройство содержит первый детектор 1 перехода, состо щий из первого элемента 2 задержки, второго элемента 3 задержки, инвертора 4 и элемента И-НЕ 5, второй детектор 6 перехода, состо щий из первого инвертора 7, элемента 8 задержки, второго инвертора 9 и- элемента И-НЕ 10} формирователь 11 импульсов запрета, состо щий из элемента И-НЕ 12, элемента задержки и . инвертора 14, элемент И-НЕ 15, элемент 16 задержки , триггер 17, вход 18 и выход 19.
Принцип действи устройства основан на свойстве биимпульсного .(манчестерского) сигнала, которое заключаетс в том, что каждый временной интервал, соответствующий одному биту передаваемой информации , делитс на две равные части, одна из которых имеет значение логической единицы, а друга - значение логического нул . Изменение сигнала в середине разр дного временного интервала происходит всегда независимо от значени передаваемых сигналов, что позвол ет выделить из сигнала импульсы тактовой частоты . Это положение иллюстрируетс сигналами, сформированными навыходах элемента 1 задержки и инвертора 7 (фиг. 2а и 28) .
Входной сигнал через элемент 2 задержки, служащий дл компенсации задержки сигнала в инверторе7, поступает на первый вход элемента И-НЕ 5 и через элемент 3 задержки
00426
и инвертор 4 - на его второй вход. i Сигнал на выходу инвертора 4 представлен на фиг. 2В . В этом случае , если сигнал на третьем входе 5 элемента И-НЕ 5 соответствует логической единице, при изменении бходного . сигнала от О к 1 на его выходе формируетс импульс логического нул , длительность которого равна времени задержки элемента 3 (фиг. 20 .Врем задержки элемента 3 выбираетс равным половине разр дноге времени интервала. Детектор 6 перехода работает аналогично и формирует импульс логического нул при пере
MQ,r
ходе входного сигнала от 1 к
(фиг. 2е). На фиг. 2-2 представлен сигнал, сформированный на выходе инвертора 9.
Импульсы с выходов элементов 5 и 10 поступают на входы формировател 11 импульсов запрета, а также инвертируютс элементом И-НЕ 15 и поступают на тактовый вход триггера 17. На выходе формировател П формируютс импульсы логического нул (фиг. 2), по длительности равные выходным импульсам детекторов 1 и 6 перехода, задержанные на половину разр дного временного интервала. Они запирают элементы И-НЕ 5 и 10 по третьим входам, запреща прохождение импульсов, возникающих от изменени входного сигнала на кра х разр дных временных интервалов. Таким образом, на тактовый вход триггера. 17 проход т только импульсы , возникающие в середине разр дных интервалов (фиг. 2). Информационньй вход триггера 17 соединен свходом преобразовател через элемент 13 задержки, которьй обеспечивает необходимое фазовое положение между сигналами на тактовом и информационном входах триггера (фиг. 2)t) .
Таким образом, длительность тактовых импульсов на входе триггера преобразовател увеличиваетс до
длительности импульсов сигнала (фиг. 2А) ..
Claims (2)
- I. ПРЕОБРАЗОВАТЕЛЬ БИИМПУЛЬСНОГО ДВОИЧНОГО СИГНАЛА В БИНАРНЫЙ СИГНАЛ, содержащий триггер, формирователь импульсов запрета, первый детектор перехода, состоящий из соединенных последовательно первого и второго элементов задержки и инвертора, выход которого соединен с первым входом элемента И-НЕ, второй вход которого подключен к выходу первого. элемента задержкой второй детектор перехода, состоящий из соединенных последовательно первого инверто- ра, элемента задержки и второго инвертора, выход которого подключен к первому входу элемента И-НЕ, второй вход которого подключен к выходу первого инвертора, причем вход первого элемента задержки первого детектора перехода объединен с входом пер вого инвертора второго детектора перехода и соединен с входом преобразователя, выходы элементов И-НЕ первого и второго детекторов перехода соединены с соответствующими входами формирователя импульсов' запрета, а выход триггера является выходом преобразователя, отличающийся тем, что, с целью повышения быстродействия, в него введены элемент И-НЕ и элемент задержки, вход которого соединен с входом преобразователя, а выход - с информационным входом триггера, тактовый вход которого соединен с выходом элемента И-НЕ, первый и второй входы которого соединены соответственно с выходами элементов И-НЕ первого и второго детекторов перехода, а выход формирователя импульсов запрета соединен с третьими входами элементов И-НЕ первого и второго детекторов перехода.
- 2. Преобразователь по π. 1, о тличающийся тем, что формирователь импульсов запрета содержит последовательно соединенные элемент И-НЕ, элемент задержки и инвертор, выход которого соединен с выходом формирователя импульсов запрета, первый и второй входы которого соединены соответственно с первым и вторым входами элемента И-НЕ.>)200426
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU833659867A SU1200426A1 (ru) | 1983-09-27 | 1983-09-27 | Преобразователь биимпульсного двоичного сигнала в бинарный сигнал |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU833659867A SU1200426A1 (ru) | 1983-09-27 | 1983-09-27 | Преобразователь биимпульсного двоичного сигнала в бинарный сигнал |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1200426A1 true SU1200426A1 (ru) | 1985-12-23 |
Family
ID=21088135
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU833659867A SU1200426A1 (ru) | 1983-09-27 | 1983-09-27 | Преобразователь биимпульсного двоичного сигнала в бинарный сигнал |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1200426A1 (ru) |
-
1983
- 1983-09-27 SU SU833659867A patent/SU1200426A1/ru active
Non-Patent Citations (1)
Title |
---|
Патент US № 4307381, кл. G 06 F 5/04, 22.12.81. Патент US № 3979746, кл. 340/347 ДД, 07.09.76. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
GB1469565A (en) | Data processing systems employing semiconductor compatible charge transfer devices | |
SU1200426A1 (ru) | Преобразователь биимпульсного двоичного сигнала в бинарный сигнал | |
EP0511423A1 (en) | Electrical circuit for generating pulse strings | |
US3996523A (en) | Data word start detector | |
SU1658391A1 (ru) | Преобразователь последовательного кода в параллельный | |
SU1736000A1 (ru) | Преобразователь код - временной интервал | |
SU1187253A1 (ru) | Устройство для временной привязки импульсов | |
SU1043630A1 (ru) | Модуль дл реализации бесповторных функций | |
SU1561211A1 (ru) | Устройство дл передачи дискретной информации | |
SU1587551A1 (ru) | Фотоэлектрическое считывающее устройство | |
SU1617655A1 (ru) | Многократный фазовый модул тор | |
SU1050125A2 (ru) | Устройство дл приема биимпульсного сигнала | |
SU1580581A1 (ru) | Система передачи двоичной информации | |
SU1580534A1 (ru) | Троичное счетное устройство | |
US3515999A (en) | Demodulator for a multivalent telegraphic signal | |
SU1075255A1 (ru) | Преобразователь параллельного двоичного кода в число-импульсный код | |
SU1302436A1 (ru) | Преобразователь бипол рного кода | |
SU926784A1 (ru) | Детектор частотно-манипулированных сигналов | |
SU1688401A1 (ru) | Цифровой фазоразностный демодул тор | |
SU970717A1 (ru) | Устройство тактовой синхронизации | |
SU1182667A1 (ru) | Делитель частоты с переменным коэффициентом делени | |
SU1506531A1 (ru) | Устройство дл вычитани и выделени импульсов | |
SU369706A1 (ru) | УСТРОЙСТВО дл ПАРАЛЛЕЛЬНОГО ПРЕОБРАЗОВАНИЯ РЕФЛЕКСНОГО КОДА В ДВОИЧНЫЙ КОД | |
SU1089597A2 (ru) | Формирователь сигналов синхронизации дл устройства считывани информации | |
JPS61201534A (ja) | 衝突検出機能付き送受信装置 |