SU1200426A1

SU1200426A1 - Преобразователь биимпульсного двоичного сигнала в бинарный сигнал

Info

Publication number: SU1200426A1
Application number: SU833659867A
Authority: SU
Inventors: Владимир Александрович Обоев; Владимир Михайлович Журба; Тарас Бурханович Карашев; Андрей Павлович Мищенко; Владимир Андреевич Якимов
Original assignee: Предприятие П/Я Г-4273
Priority date: 1983-09-27
Filing date: 1983-09-27
Publication date: 1985-12-23

Abstract

I. ПРЕОБРАЗОВАТЕЛЬ БИИМПУЛЬСНОГО ДВОИЧНОГО СИГНАЛА В БИНАРНЫЙ СИГНАЛ, содержащий триггер, . формирователь импульсов запрета, первый детектор .перехода, состо щий из соединенных последовательно первого и второго элементов задержки и инвертора , выход которого соединен с первым входом элемента И-НЕ, второй вход которого подключен к выходу первого . элемента задержки,и второй детектор перехода, состо щий из соединенных последовательно первого инверто- ра, элемента задержки и второго инвертора , выход которого подключен к первому входу элемента И-НЕ, второй вход которого подключен к выходу первого инвертора, причем вход первого элемента задержки первого детектора перехода объединен с входом первого инвертора второго детектора перехода и соединен с входом преобразовател , выходы элементов И-НЕ первого и второго детекторов перехода соединены с соответствующими входами формировател импульсов запрета, а выход триггера вл етс выходом преобразовател , отличающийс тем, что, с целью повышени быстродействи , в него введены элемент И-НЕ и элемент задержки, вход которого соединен с входом преобразовател , а выход - с информационным входом триггера, тактовый вход которого соединен с выходом элемента И-НЕ, первый и второй входы которого сое (Л динены соответственно с выходами элементов И-НЕ первого и второго детекторов перехода, а выход формировател импульсов запрета соединен с третьими входами элементов И-НЕ первого и второго детекторов перехода. 2. Преобразователь по п. 1, о т - личающийс тем, что формиfo рователь импульсов запрета содержит о последовательно соединенные элемент И-НЕ, элемент задержки и инвертор, 4 о выход которого соединен с выходом формировател импульсов запрета, 3 первый и второй входы которого соединены соответственно с первым и вторым входами элемента И-НЕ.

Description

1

Изобретение относитс к автоматике и вычислительной технике и предназначено дл преобразовани сипналов в устройствах высокоскоростньгх цифровых линий св зи, в частности в волоконно-оптических ли . ни х св зи.

Целью изобретени вл етс повышение быстродействи .

На фиг. 1 представлена блок-схема преобразовател биимпульсного двоичного сигнала в.бинарный сигнал; на фиг. 2 - временна диаграмма работы устройства.

Устройство содержит первый детектор 1 перехода, состо щий из первого элемента 2 задержки, второго элемента 3 задержки, инвертора 4 и элемента И-НЕ 5, второй детектор 6 перехода, состо щий из первого инвертора 7, элемента 8 задержки, второго инвертора 9 и- элемента И-НЕ 10} формирователь 11 импульсов запрета, состо щий из элемента И-НЕ 12, элемента задержки и . инвертора 14, элемент И-НЕ 15, элемент 16 задержки , триггер 17, вход 18 и выход 19.

Принцип действи устройства основан на свойстве биимпульсного .(манчестерского) сигнала, которое заключаетс в том, что каждый временной интервал, соответствующий одному биту передаваемой информации , делитс на две равные части, одна из которых имеет значение логической единицы, а друга - значение логического нул . Изменение сигнала в середине разр дного временного интервала происходит всегда независимо от значени передаваемых сигналов, что позвол ет выделить из сигнала импульсы тактовой частоты . Это положение иллюстрируетс сигналами, сформированными навыходах элемента 1 задержки и инвертора 7 (фиг. 2а и 28) .

Входной сигнал через элемент 2 задержки, служащий дл компенсации задержки сигнала в инверторе7, поступает на первый вход элемента И-НЕ 5 и через элемент 3 задержки

00426

и инвертор 4 - на его второй вход. i Сигнал на выходу инвертора 4 представлен на фиг. 2В . В этом случае , если сигнал на третьем входе 5 элемента И-НЕ 5 соответствует логической единице, при изменении бходного . сигнала от О к 1 на его выходе формируетс импульс логического нул , длительность которого равна времени задержки элемента 3 (фиг. 20 .Врем задержки элемента 3 выбираетс равным половине разр дноге времени интервала. Детектор 6 перехода работает аналогично и формирует импульс логического нул при пере

MQ,r

ходе входного сигнала от 1 к

(фиг. 2е). На фиг. 2-2 представлен сигнал, сформированный на выходе инвертора 9.

Импульсы с выходов элементов 5 и 10 поступают на входы формировател 11 импульсов запрета, а также инвертируютс элементом И-НЕ 15 и поступают на тактовый вход триггера 17. На выходе формировател П формируютс импульсы логического нул (фиг. 2), по длительности равные выходным импульсам детекторов 1 и 6 перехода, задержанные на половину разр дного временного интервала. Они запирают элементы И-НЕ 5 и 10 по третьим входам, запреща прохождение импульсов, возникающих от изменени входного сигнала на кра х разр дных временных интервалов. Таким образом, на тактовый вход триггера. 17 проход т только импульсы , возникающие в середине разр дных интервалов (фиг. 2). Информационньй вход триггера 17 соединен свходом преобразовател через элемент 13 задержки, которьй обеспечивает необходимое фазовое положение между сигналами на тактовом и информационном входах триггера (фиг. 2)t) .

Таким образом, длительность тактовых импульсов на входе триггера преобразовател увеличиваетс до

длительности импульсов сигнала (фиг. 2А) ..

Claims

I. ПРЕОБРАЗОВАТЕЛЬ БИИМПУЛЬСНОГО ДВОИЧНОГО СИГНАЛА В БИНАРНЫЙ СИГНАЛ, содержащий триггер, формирователь импульсов запрета, первый детектор перехода, состоящий из соединенных последовательно первого и второго элементов задержки и инвертора, выход которого соединен с первым входом элемента И-НЕ, второй вход которого подключен к выходу первого. элемента задержкой второй детектор перехода, состоящий из соединенных последовательно первого инверто- ра, элемента задержки и второго инвертора, выход которого подключен к первому входу элемента И-НЕ, второй вход которого подключен к выходу первого инвертора, причем вход первого элемента задержки первого детектора перехода объединен с входом пер вого инвертора второго детектора перехода и соединен с входом преобразователя, выходы элементов И-НЕ первого и второго детекторов перехода соединены с соответствующими входами формирователя импульсов' запрета, а выход триггера является выходом преобразователя, отличающийся тем, что, с целью повышения быстродействия, в него введены элемент И-НЕ и элемент задержки, вход которого соединен с входом преобразователя, а выход - с информационным входом триггера, тактовый вход которого соединен с выходом элемента И-НЕ, первый и второй входы которого соединены соответственно с выходами элементов И-НЕ первого и второго детекторов перехода, а выход формирователя импульсов запрета соединен с третьими входами элементов И-НЕ первого и второго детекторов перехода.
2. Преобразователь по π. 1, о тличающийся тем, что формирователь импульсов запрета содержит последовательно соединенные элемент И-НЕ, элемент задержки и инвертор, выход которого соединен с выходом формирователя импульсов запрета, первый и второй входы которого соединены соответственно с первым и вторым входами элемента И-НЕ.

>

)200426