SU1196885A1

SU1196885A1 - Data exchange device

Info

Publication number: SU1196885A1
Application number: SU843768822A
Authority: SU
Inventors: Борис Михайлович Конорев; Вячеслав Сергеевич Харченко; Сергей Борисович Никольский; Григорий Николаевич Тимонькин; Сергей Николаевич Ткаченко; Михаил Анатольевич Чернышов; Александр Владимирович Бек
Original assignee: Предприятие П/Я А-7160
Priority date: 1984-07-11
Filing date: 1984-07-11
Publication date: 1985-12-07

Abstract

УСТРОЙСТВО ДЛЯ ОБМЕНА ДАННЫМИ , содержащее N регистров, м коммутаторов , генератор тактовых импульсов , группу дешифраторов, первьй и второй элементы И, группу элементов И и блоки анализа, каждый из которых содержит два дешифратора , два элемента И и два элемента ИЛИ, причем с первого по N й входы данных устройства соединены соответственно с первыми информационными входами с первого noN-й коммутаторов, выходы которых соединены с информационными входами соответственно с первого по N-Й ре- . гистров, синхровходы которых соединены с первым выходом генератора тактовых импульсов, группа разр дных выходов i -го регистра соединена с вторым информационным в.ходом (. + 1)-го коммутатора, группа выходов разр дных данных N -го регистра соединена с вторым информационным входом первого коммутатора, группы выходов разр дов данных с первого по Ю-й регистров вл ютс с первого по N-и выходами данных устройства, группы выходов разр дов адресов первого и i. -го регистров соединены соответственно с . входами первых дешифраторов первого и второго блоков анализа, причем в каждом блоке анализа перва группа выходов первого дешифратора соединена с входами первого элемента ИЛИ,выход которого соединен с первым входом второго элемента ИЛИ, группа выходов разр дов адресов с второго по (-2)-й и с (i+1)-ro ; по (М-1)-й регистров соединены с входами соответствующих дешифрато8 S . ров группы, первый выход первого дешифратора первого блока анализа, (Л первые выходы с первого по DEVICE FOR DATA EXCHANGE, containing N registers, m switches, clock generator, decoder group, first and second AND elements, AND group and analysis units, each of which contains two decoders, two AND elements and two OR elements, and on the N th inputs of the device data are connected respectively to the first information inputs from the first noN switch, the outputs of which are connected to the information inputs from the first to the N-th D-. the hysteres, the synchronous inputs of which are connected to the first output of the clock pulse generator, the group of discharge outputs of the i -th register is connected to the second information input of the (. + 1) -th switch, the group of outputs of the discharge data of the Nth register is connected to the second information input The first switch, the group of outputs of the data bits from the first to the 10th registers are the first to the N- and data outputs of the device, the group of outputs of the bits of the addresses of the first and i. th registers are connected respectively with. inputs of the first decoders of the first and second analysis units; in each analysis unit, the first group of outputs of the first decoder is connected to the inputs of the first OR element, the output of which is connected to the first input of the second OR element, the output group of address bits from the second to (-2) and with (i + 1) -ro; On (M-1) -th registers are connected to the inputs of the corresponding decrypt 8 S. ditch of the group, the first output of the first decoder of the first analysis unit, (L first outputs from the first to

Description

генератора тактовых импульсов, соединенным также с первыми входами элементов И группы и третьего, четвертого элементов И, выходы вторых элементов И первого и второго блоков анализа соединены соответственно -С входами сброса первого и регистров, первые выходы дешифраторов группы соединены с вторыми входа1 и соответствующих элементов И группы, выходы которых соединены с входами сброса с второгоclock generator connected also to the first inputs of the AND elements of the group and the third, fourth AND elements, the outputs of the second elements of the first and second analysis units are connected respectively to the reset inputs of the first and registers, the first outputs of the group decoders are connected to the second inputs 1 and the corresponding AND elements groups whose outputs are connected to the reset inputs from the second

fio (1-2)-й и с (i + D-ro по (N-l)-ft регистров соответственно, а в каж- дом блоке анализа выход второго дешифратора соединен с вторым входом третьего элемента И, выход которого соединен с вторым (инверсным) входом первого элемента И, выход которого соединен с вторым входомfio (1-2) -th and from (i + D-ro to (Nl) -ft registers, respectively), and in each analysis block the output of the second decoder is connected to the second input of the third element AND, the output of which is connected to the second (inverse) ) the input of the first element And the output of which is connected to the second input

второго элемента ИЛИ, вьгходы вторых ешифраторов первого и второго блоков анализа соединены соответственно с первыми входами первого и второго элементов И и вторыми вхог ами третьего и четвертого элементов И, выходы перв.ого и второго элементов И соединены соответствено с первыми управл ющими входами -ro и первого коммутаторов , выходы ретьего и четвертого элементов ИThe second element OR, the inputs of the second decoder of the first and second analysis units are connected respectively to the first inputs of the first and second elements AND and the second inputs of the third and fourth elements AND, the outputs of the first and second elements AND are connected respectively to the first control inputs -ro and of the first switch, the outputs of the switch and the fourth element AND

96885. .96885..

соединены с входами сброса (1-1)-го и К -го регистров; соответственно, вторые выходы первых дешифраторов первого и второго блоков анализа соединены соответственно с первыми управл ющими входами второго и (L + 1)-ro коммутаторов и вторыми входами соответственно первого и второго элементов И, выходы третьих элементов И первого и второго блоков анализа соединены соответственно с вторыми управл кщими входами 1-го и первого коммутаторов, выходы вторых элементов ИЛИпервого, и второго блоков анализа соединены соответственно с вторыми управл ющими входами второго и (t-1)-ro коммутаторов , вторые выходы дешифраторов группы соединены соответственно с управл ющими входами с третьего по (i-1)-ft и с (L+2)-ro по N-и коммутаторов , группы разр дных выходов первого и I. -го регистров соединены . соответственно с третьими информационными входами 1-го и первого коммутаторов, группы выходов разр дов адреса (L-l)-ro и N-го регистров соединены соответственно с входами . вторых дешифраторов первого и второго блоков анализа .connected to the reset inputs (1-1) -th and K -th registers; respectively, the second outputs of the first decoders of the first and second analysis units are connected respectively to the first control inputs of the second and (L + 1) -ro switches and the second inputs of the first and second elements, respectively, and the outputs of the third elements of the first and second analysis blocks, respectively the second control inputs of the 1st and first switches, the outputs of the second OR, first and second analysis units are connected respectively to the second control inputs of the second and (t-1) -ro switches, the second output s group of decoders are respectively connected with the control inputs of the third through (i-1) -ft and (L + 2) -ro for N-and switches, and the first group of discharge I. -th registers dnyh outputs connected. respectively, with the third information inputs of the 1st and first switches, the output groups of the address bits (L-l) -ro and the N-th registers are connected respectively to the inputs. second decoders of the first and second analysis units.

Изобретение относитс к вычислительной технике и может быть использовано в качестве коммутирующей сети дл управлени и обмена данными в распределенньпс .системах ,с контролем.The invention relates to computing and can be used as a switching network for controlling and exchanging data in distributed systems with control.

Целью изобретени вл етс повышение производительности устройства путем обеспечени возможности изменени направлени сообщений по вращающейс шине.The aim of the invention is to improve the performance of the device by making it possible to change the direction of messages on a rotating tire.

На чертеже представлена функци .ональна схема устройства.The drawing shows the functional scheme of the device.

Устройство содержит первьй -И -и регистры 1.1 - 1.N соответственно, первый - N-и коммутаторы 2, триггер 3, генератор 4 тактовых импульсов , первый 5.1 и второй 5.2 блоки анализа, первый дешифратор 6, первьй - (Н-4)-й дешифраторы 7.1 7 . (N-4) группы, дешифратор 8, третий элемент И 9, первьй элемент И 10 второй элемент И 11, первый (и-4)-й элемент И 12.1 -. 12. (м-4), первьй 13.1 и второй 13.2 элементы И,третий 14.1 и четвертьй 14,2 элементы И,первьй элемент ИЛИ 15 элемент ИЛИ 16, третий элемент. ИЛИ 17The device contains the first and the registers 1.1 - 1.N, respectively, the first - N- and switches 2, trigger 3, the generator 4 clock pulses, the first 5.1 and second 5.2 analysis units, the first decoder 6, the first - (H-4) th decoders 7.1 7. (N-4) groups, the decoder 8, the third element And 9, the first element And 10 the second element And 11, the first (and-4) -th element And 12.1 -. 12. (m-4), first 13.1 and second 13.2 elements AND, third 14.1 and quarter 14.2 elements AND, first element OR 15 element OR 16, third element. OR 17

. вход 18 пуска устройства, вход 19 останова устройства, первый -N -и входы 20,1 - 20. N данных устройства , первьй -N-и выходы 21.1 - 21. J данных устройства, пе;рвьй N-й выходы 22.1 - 22. N прерываний устройства , вькоды 23.1 - 23. N соответственно первого - N -го регистров 1.1 - 1. N выходы 24.1-24. N адресов выходов регистров 1.1 - 1.. input 18 start the device, input 19 stop the device, the first -N -and inputs 20.1 - 20. N device data, first -N-and outputs 21.1 - 21. J device data, ne; N-N outputs 22.1 - 22 N device interrupts, codes 23.1 - 23. N, respectively, of the first - N -th registers 1.1 - 1. N outputs 24.1-24. N addresses of the outputs of registers 1.1 - 1.

3 13 1

/ соответственно, первый и второй выходы 25,1 и 25.2 генератора 4/ respectively, the first and second outputs 25.1 and 25.2 of generator 4

тактовых импульсов соответственно; второй выход 26 первого дешифрато ра 6, выход 27 элемента ИЛИ 15, выход 28 элемента ИЛИ 16, выход 29 элемента И 9 выход 30 элемента И 11, выход 31.1 и 31,2 соответственно первого 5.1 и второго 5.2 блоковclock pulses, respectively; the second output 26 of the first decoder 6, the output 27 of the element OR 15, the output 28 of the element OR 16, the output 29 of the element AND 9 the output 30 of the element 11 and 11, the output 31.1 and 31.2 respectively of the first 5.1 and second 5.2 blocks

анализа.analysis.

Устройство работает следующим образом.. .The device works as follows.

В исходном состо нии все регистры и триггер устройства наход тс в нулевом состо нии. Цепи установки в исходное состо ние на функциональной схеме условно не показаны.In the initial state, all the registers and the device trigger are in the zero state. The circuit set to the initial state on the functional diagram conventionally not shown.

.Работа устройства начинаетс с момента прихода на вход, 18 устройства сигнала пуска. Триггер 3 устанавливаетс в единичное состо ние, генератор 4 тактовых импульсов начинает формировать на своих выходах 25.1 и 25.2 две последовательности сдвинутых друг относительно друга тактовых импульсов i, и 1г , Данные, на входы 20.1 - .20. N. устройства от функциональных модулей могут поступать асинхронно друг относительно друга.. Рассмотрим особенности приема данных по входам 20.3. - 20, (i-1); 20.(i+2) -20. N устройства. Данные со входа 20,3 устройства, пройд через коммутатор 2.3, записываютс в регистр 1.3 по очередному тактовому импульсуY, . Разрешающим сигналом, дл прохождени данных через коммутатор 2.3 вл етс единичный сигнал, поступающий с выхода дешифратора 7.1 на вход которого поступает нулевой код адреса функционального модул признакпустого предьщущего регистра 1.2. Аналогичным образом данные с входов 20.4 - 20.(1-1) и 20.(;+2) 20.N устройства соответственно че-.. рез коммутаторы 2..4 - 2. d-1) и 2.(v+2) - 2. N по разрешающим сигналам свыходов дешифраторов 7.2 7 . (1-3) и 7. 1 - 7.(N-4) записываютс в регистры 1.4 - I.(L-I) и 1.(L +2) - 1. N по тактовому импульсу 1 . По очередному тактовому импульсу данные из i -го регистра записываютс в (+1)-й регистр, где V -1, N. Под (ц + 1)-м регистром подразумеваетс регистр 1.1.. The operation of the device starts from the moment it arrives at the input, 18 of the start signal device. The trigger 3 is set to one, the 4 clock pulse generator begins to form at its outputs 25.1 and 25.2 two sequences of clock pulses i, 1g, and Data shifted relative to each other, to inputs 20.1 - .20. N. devices from functional modules can arrive asynchronously relative to each other. Consider the features of receiving data on inputs 20.3. - 20, (i-1); 20. (i + 2) -20. N device. The data from the input 20.3 of the device, having passed through the switch 2.3, is written to the register 1.3 by the next clock pulse Y,. The permissive signal for passing data through the switch 2.3 is a single signal, coming from the output of the decoder 7.1, the input of which receives the zero code of the address of the function module and the empty preceding register 1.2. Similarly, the data from the inputs 20.4 - 20. (1-1) and 20. (; + 2) 20.N devices, respectively, through the switches 2..4 - 2. d-1) and 2. (v + 2) - 2. N according to the resolution signals of the decoder outputs 7.2 7. (1-3) and 7. 1 - 7. (N-4) are recorded in registers 1.4 - I. (L-I) and 1. (L + 2) - 1. N in a clock pulse 1. By the next clock pulse, data from the i-th register is written to the (+1) -th register, where V -1, N. Under the (c + 1) -th register is meant the register 1.1.

968854968854

Рассмотрим особенность приема данных от функциональных модулей -по входам 20.2 и 20. (1 + 1) устройства . Данные со входов 20.2 и 20. (1+1) 5 устройства соответственно по разрешающим сигналам с выходов 26 блоков 5,1 и 5.2 анализа, пройд соответственно через коммутаторы 2.2 и 2.(|, + 1), по очередному тактовому 10 импульсу t, записываютс соответственно в регистры 1.2 и 1.(1+1). Разрешающие единичные сигналы на выходах 26 блоков 5.1 и 5.2 д.л прохождени данных с входов20.2 15 и 20,(v+1) устройства по вл ютс в результате поступлени на входыConsider the feature of receiving data from functional modules - at the inputs of 20.2 and 20. (1 + 1) devices. Data from the inputs 20.2 and 20. (1 + 1) 5 devices, respectively, according to resolution signals from the outputs 26 of the blocks 5.1 and 5.2 of the analysis, passed through the switches 2.2 and 2. (|, + 1), respectively, through the next clock 10 pulse t are written respectively to registers 1.2 and 1. (1 + 1). Allowing single signals at the outputs 26 of the blocks 5.1 and 5.2 dl of data passing from the inputs 20.2 15 and 20, (v + 1) devices appear as a result of the inputs to the inputs

первого дешифратора 6 нулевых кодов адресов с выходов 24.1 и 241 адресов, выходов 23.1 и 23i соответственно регистров 1 .1 и 1. i ,the first decoder 6 zero address codes from the outputs 24.1 and 241 addresses, outputs 23.1 and 23i, respectively, registers 1. 1 and 1. i,

которые вл ютс признаками- свободных регистров 1.1 и 1, (i-1). Таким образом, данные с входов 20,2 и 20, (1+1.) устройства не пересекаютс which are indicative of free registers 1.1 and 1, (i-1). Thus, data from inputs 20.2 and 20, (1 + 1.) Devices do not intersect

5 с информацией, передаваемой по вра- щающейс шине.5 with information transmitted over a rotating tire.

Запись данных со входа 20.1(20.1) устройства через коммутатор 2.1 (2.( ) в регистр 1,1 (1.1 ) возмож0 . на при пустых регистрах Г, N(1.V-1) и 1 .i (1.1). При этом с выхода элемента И 13 на первый управл ющий вход коммутатора 2.1(2,/) поступает единичный разрешающий сигнал. ЭтотWriting data from input 20.1 (20.1) of the device through switch 2.1 (2. () to register 1.1 (1.1) is possible. 0 with empty registers G, N (1.V-1) and 1. I (1.1). With This output element And 13 on the first control input of the switch 2.1 (2, /) receives a single enable signal.

5 сигнал формируетс при поступлении единичных сигналов с выхода 31.2 (31,1).5, a signal is generated when single signals are received from output 31.2 (31.1).

Данные, записанные в регистры 1.1 - 1.N, по очередным тактовымThe data recorded in the registers 1.1 - 1.N, at the next clock

0 импульсам Т., перемещаютс последовательно из (i-1)-;21 Регистра в L-Й регистр, где i 1,Ki , Така последовательность перемещени информации из регистра в регистр может0 pulses T., are moved sequentially from (i-1) -; 21 Register to the L-Y register, where i 1, Ki, Such a sequence of information transfer from the register to the register can

5 быть нарушена только при записи данных в регистры 1.1 и 1.1.5 only be violated when writing data to registers 1.1 and 1.1.

При записи информации в регистр 1.1(1,1) код адреса с выхода 24.1 (24,L) поступает .на вход дешифратора 6. В зависимости от номера кода адреса на выходе первой или второй группы выходов дешифратора 6 формируетс управл ющий сигнал. Если информаци , записанна в регистре 1.1(1.1)предназначена функциональным модулем ФМг ФМС11) ( ФМН ), то управл ющий сигнал по вл етс на одном из выходовWhen writing information to register 1.1 (1.1), the address code from output 24.1 (24, L) enters the input of the decoder 6. Depending on the number of the address code, a control signal is generated at the output of the first or second group of outputs of the decoder 6. If the information recorded in register 1.1 (1.1) is intended by the functional module FMG FMS11) (FMN), then the control signal appears on one of the outputs

Claims

УСТРОЙСТВО ДЛЯ ОБМЕНА ДАННЫМИ, содержащее n регистров, yj коммутаторов, генератор тактовых импульсов, группу дешифраторов, первый и второй элементы И, группу элементов И и блоки анализа, каждый из которых содержит два дешифратора, два элемента И и два элемента ИЛИ, причем с первого поы-й входы данных устройства соединены соответственно с первыми информационными входами с первого πον-й коммутаторов, выходы которых соединены с информационными входами соответственно с первого по ц-й регистров, синхровходы которых соединены с первым выходом генератора тактовых импульсов, группа разрядных выходов i -го регистра соединена с вторым информационным в.ходом (». + 1)-го коммутатора, группа выходов разрядных данных N -го регистра соединена с вторым информационным входом первого коммутатора, группы выходов разрядов данных с первого по М-й регистров являются с первого по N —й выходами данных устройства, группы выходов разрядов адресов первого и ι -го регист ров соединены соответственно с . входами первых дешифраторов первого и второго блоков анализа, причем в каждом блоке анализа первая группа выходов первого дешифратора соединена с входами первого элемента ИЛИ,выход которого соединен с первым входом второго элемента ИЛИ, группа выходов разрядов адресов с второго по и с (t + 1)-ro :DEVICE FOR DATA EXCHANGE, containing n registers, yj commutators, clock generator, group of decoders, first and second elements AND, group of elements AND and analysis units, each of which contains two decoders, two elements AND and two elements OR, and from the first the first data inputs of the device are connected respectively to the first information inputs from the first πον-th switches, the outputs of which are connected to the information inputs, respectively, from the first to the th-th registers, the sync inputs of which are connected to the first output a clock pulse generator, the group of bit outputs of the i-th register is connected to the second information input of the (". + 1) -th switch, the group of outputs of the bit data of the N-th register is connected to the second information input of the first switch, the group of outputs of the bits of data from the first in the Mth registers are from the first through the Nth outputs of the device data, the groups of outputs of the bits of the addresses of the first and vth registers are connected respectively to. the inputs of the first decoders of the first and second analysis units, and in each analysis unit, the first group of outputs of the first decoder is connected to the inputs of the first OR element, the output of which is connected to the first input of the second OR element, the group of outputs of the address bits from the second to and from (t + 1) -ro:

по (м-1)-й регистров соединены с входами соответствующих дешифрато.ров группы, первый выход первого дешифратора первого блока анализа, первые выходы с первого по Ц-3)-й дешифраторов группы, выход второго дешифратора первого блока анализа, первый выход первого дешифратора второго блока анализа, первый выход (N-4) -го дешифратора группы и выход второго дешифратора второго блока анализа являются соответственно с первого по N-й выходами прерываний устройства, о т л и ч а ю. щ е е с я тем, что, с целью повышения производительности, оно содержит третий и четвертый элементы И, а в каждый блок анализа введены, третий элемент ИЛИ и третий элемент И, причем в блоке анализа вторая группа выходов первого дешифратора соединена с группой входов третьего элемента ИЛИ, выход которого соединен с первыми входами первого и третьего элементов И, первый выход первого дешифратора соединен с первым входом второго элемента И, второй вход которого соединен с вторым выходомin the (m-1) th registers are connected to the inputs of the corresponding group decryptors, the first output of the first decoder of the first analysis unit, the first outputs from the first to C-3) of the group decoders, the output of the second decoder of the first analysis unit, the first output of the first the decoder of the second analysis unit, the first output of the (N-4) -th decoder of the group and the output of the second decoder of the second analysis unit are, respectively, the first to the N-th outputs of the device interrupts, excluding. Furthermore, in order to increase productivity, it contains the third and fourth elements of AND, and the third element of OR and the third element of AND are entered into each analysis block, and in the analysis block the second group of outputs of the first decoder is connected to the group of inputs the third OR element, the output of which is connected to the first inputs of the first and third AND elements, the first output of the first decoder is connected to the first input of the second AND element, the second input of which is connected to the second output

СО оSO about

Q0 QOQ0 QO

Сп генератора тактовых импульсов, соединенным также с первыми входами элементов И группы и третьего, четвертого элементов И, выходы вторых элементов И первого и второго блоков анализа соединены соответственно .с входами сброса первого и £-го регистров,, первые выходы дешифраторов группы соединены с вторыми входами ^соответствующих элементов И группы, выходы которых соединены с входами сброса с второго ' йо' (1-2)-й и с (i + 1)-ro по (и-1)-й регистров соответственно, а в каждом блоке анализа выход второго дешифратора соединен с вторым входом третьего элемента И, выход которого соединен с вторым (инверсным) входом первого элемента И, выход которого соединен с вторым входом .второго элемента ИЛИ, выходы вторых дешифраторов первого и второго ’ блоков анализа соединены соответственно с первыми входами первого и второго элементов И и вторыми вхо-т дами третьего и четвертого элементов И, выходы первого и второго элементов И соединены соответственно с первыми управляющими входами Ύ-ΓΟ и первого коммутаторов·, выходы третьего и четвертого элементов И соединены с входами сброса (i,-1)-ro иН -го регистров: соответственно, вторые выходы первых дешифраторов первого и второго блоков анализа соединены соответственно с первыми управляющими входами второго и (i+1)-ro коммутаторов и вторыми входами соответственно первого и второго элементов И, выходы третьих элементов И первого и второго блоков анализа соединены соответственно с вторыми управляющими входами ί-го и первого коммутаторов, выходы вторых элементов ИЛИ'первого, и второго блоков анализа соединены соответственно с вторыми управляющими входами второго и ('_t-1)-ro коммутаторов, вторые выходы дешифраторов группы соединены соответственно с управляющими входами с третьего по (t-D-й и с (l+2)-ro по N-й коммутаторов, группы разрядных выходов первого и ί-го регистров соединены . соответственно с третьими информационными входами i-ro. и первого коммутаторов, группы выходов разрядов адреса (l-l)-ro ην-γο регистров соединены соответственно с входами . вторых дешифраторов первого и второго блоков анализа. .The cn of the clock pulse generator, also connected to the first inputs of the elements of the AND group and the third, fourth elements of AND, the outputs of the second elements of the first and second analysis blocks are connected respectively. To the reset inputs of the first and -th registers, the first outputs of the decoders of the group are connected to the second inputs ^ of the corresponding elements AND groups whose outputs are connected to the reset inputs from the second 'yo' (1-2) -th and from (i + 1) -ro to (i-1) -th registers, respectively, and in each analysis unit the output of the second decoder is connected to the second input of the third AND element, the output of which is connected to the second (inverse) input of the first AND element, whose output is connected to the second input of the second OR element, the outputs of the second decoders of the first and second analysis units are connected respectively to the first inputs of the first and second AND elements and the second inputs where the third and fourth elements AND, the outputs of the first and second elements AND are connected respectively to the first control inputs Ύ-ΓΟ and the first switches ·, the outputs of the third and fourth elements AND are connected to the reset inputs (i, -1) -ro and Н Istrov: respectively, the second outputs of the first decoders of the first and second analysis units are connected respectively to the first control inputs of the second and (i + 1) -ro switches and second inputs of the first and second elements And, respectively, the outputs of the third elements And of the first and second analysis blocks are connected respectively with the second control inputs of the ί-th and first switches, the outputs of the second elements OR of the first and second analysis units are connected respectively to the second control inputs of the second and (' _t -1) -ro switches, second e outputs of the decoders of the group are connected respectively to control inputs from the third to (tD-th and from (l + 2) -ro to the N-th switches, the groups of bit outputs of the first and ί-th registers are connected. respectively with the third i-ro information inputs. and the first switches, the group of outputs of the address bits (ll) -ro ην-γο registers are connected respectively to the inputs. second decoders of the first and second blocks of analysis. .