SU1193729A1 - Device for regenerating information in dynamic memory - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ РЕГЕНЕРАЦИИ ИНФОРМАЦИИ В ДИНАМИЧЕСКОЙ ПАМЯТИ, содержащее первый и второй регистры адреса, первый коммутатор, счетчик адреса, блок сравнени , триггер, блок управлени , первый вход которого соединен с первыми входами регистров адреса и счетчика адреса, входы с первого по дев тый блока управлени , второй вход второго регистра адреса и первый вход первого коммутатора  вл ютс  входами устройства, второй вход первого коммутатора соединен с выходом счетчика адреса и первым входом блока сравнени , второй вход которого подключен к выходу первого регистра адреса, третий и четвертый входы первого коммутатора соединены соответственно с первым и вторым выходами блока управлени , выход первого коммутатора подключен к второму входу первого регистра .адреса, третий выход блока управлени  соединен с третьими входами первого и второго регистров адреса, второй вход счетчика адреса подключен к четвертому выходу блока управлени , п тый выход которого соединен с первым входом триггера. Выход которого подключен к дес тому входу блока . управлени , первый и шестой выходы которого и выходы первого и второго регистров адреса  вл ютс  выходами устройства, отличающеес  тем, что, с целью сокращени  аппаратурных затрат устройства, в него введены третий регистр адреса, дешифратор , второй коммутатор, элемент И, выход которого соединен с вторым S входом триггера и одиннадцатым входом блока управлени , входы элемента И подключены соответственно к выходу блока сравнени , седьмому выходу и третьему Bxofiy блока управлени , первьш и третий входы третьего регистра адреса соединены соответственно с первым входом-и третьим выхо ;о оо ю дом блока управлени , выход третьего регистра адреса подключен к входу дешифратора, выходы которого соединены с первым и вторым входами второго коммутатора, другие входы которого со подключены к первому, восьмому, дев тому и дес тому выходам блока управлени , второй вход третьего регистра адреса и выход второго коммутатора  вл ютс . соответственно дополнительными входом и выходом устройства.A DEVICE FOR REGENERATING INFORMATION IN DYNAMIC MEMORY, containing first and second address registers, first switch, address counter, comparison unit, trigger, control unit, the first input of which is connected to the first inputs of the address register and address counter, inputs from the first to ninth control unit The second input of the second address register and the first input of the first switch are device inputs, the second input of the first switch is connected to the output of the address counter and the first input of the comparison unit, the second input of which is under connected to the output of the first address register; the third and fourth inputs of the first switch are connected respectively to the first and second outputs of the control unit; the output of the first switch is connected to the second input of the first register; the third output of the control unit is connected to the third inputs of the first and second address registers; The address counter input is connected to the fourth output of the control unit, the fifth output of which is connected to the first trigger input. The output of which is connected to the tenth input of the block. control, the first and sixth outputs of which and the outputs of the first and second address registers are the outputs of the device, characterized in that, in order to reduce the hardware costs of the device, the third address register, the decoder, the second switch, the I element, whose output is connected to the second S input of the trigger and the eleventh input of the control unit, the inputs of the AND element are connected respectively to the output of the comparison unit, the seventh output and the third Bxofiy of the control unit, the first and third inputs of the third register of the address respectively, with the control unit, the output of the third address register is connected to the input of the decoder, the outputs of which are connected to the first and second inputs of the second switch, the other inputs from which are connected to the first, eighth, ninth and to the ten outputs of the control unit, the second input of the third address register and the output of the second switch are. respectively, additional input and output devices.

Description

Изобретение относитс  ic вычислительной технике и может быть использовано при разработке эапоминанздих устройство ЭВМ и систем хранени  и переработки информации.The invention relates to computing technology and can be used in the development of an e-dominant computer device and information storage and processing systems.

Цель изобретени  - сокращение аппаратурных затрат.The purpose of the invention is to reduce hardware costs.

На фиг. 1 приведена схема предлагаемого устройства; на фиг. 2 - схема блока управлени } на фиг. 3 - 6 временные диаграммы работы устройства . . . FIG. 1 shows a diagram of the proposed device; in fig. 2 is a control block diagram of FIG. 3 - 6 timing charts of the device. . .

Устройство содержит первый регистр 1,адреса, первый коммутатор 2, счетчик 3 адреса, блок 4 сравнени , второй регистр 5 адреса, триггер 6, блок 7 управлени , третий регистр 8 адреса, дешифратор 9, второй коммутатор 10, элемент И 11.The device contains the first register 1, addresses, the first switch 2, the address counter 3, the comparison block 4, the second address register 5, the trigger 6, the control block 7, the third address register 8, the decoder 9, the second switch 10, AND 11.

Регистр 1 и счетчик 3 содержит п разр дов каждый, где п - количество двоичных разр дов, определ ющих номер (адрес) строки в микросхемах, накопител . В соответствии с этим нижеперечисленные соединени  представл ют собой совокупность п однотипных шин: дес того входа устройства с первым входом коммутатора 2; выхода коммутатора 2 с вторым входом регистр а 1; выхода счетчика 3 с вторым входом коммутатора 2 и с первым входом блока 4 сравнени ; выхода регистра 1 с третьим выходом устройства и с вторым входом блока 4 сравнени .Register 1 and counter 3 contain n bits each, where n is the number of binary bits defining the number (address) of the line in the chips, the drive. Accordingly, the following compounds are a collection of n buses of the same type: the tenth input of the device with the first input of switch 2; the output of switch 2 with the second input register a 1; the output of the counter 3 with the second input of the switch 2 and with the first input of the unit 4 of the comparison; output register 1 with the third output of the device and with the second input of block 4 of the comparison.

Регистр 5 содержит m разр дов, где in - количество двоичных разр дов определ кщих номер (адре.с) столбца в микросхемах накопител . В соответствии с этим нижеперечисленные соединени  представл ют собой совокупность m однотипных шин$ одиннадцатого входа устройства с вторым входом регистра 5; выхода регистра 5 с четвертым вьпсодом устройства. Register 5 contains m bits, where in is the number of binary bits defining the column number (adr.s) in the memory chips. Accordingly, the following compounds are a collection of m buses of the same type with the eleventh input device with the second register input 5; register output 5 with the fourth device output.

В зависимости от конфигурации накопител  m может быть равно или не равно п.Depending on the drive configuration, m may be equal to or not equal to n.

Регистр 8 содержит К разр дов, где К количество двоичных разр дов , определ ющих номер (адрес) микросхемы пам ти в каждом разр де накопител . В соответствии с этим соединени  двенадцатого входа устройства с вторым входом регистра 8 и выхода регистра 8 с входом дешифратора 9 представл ют собой совокупность К однотипных шин, а соединени  каждого из выходов дешифратора 9 с соответствующими входами коммутатора 10 представл ют собой совокупность 2 однотипных шин. Третий вход коммутатора 10 так же, как первый и второй, имеет 2 контакта, однако все они объединены между собой , так что соединение третьего входа коммутатора 10 и первого выхода блока 7 управлени  представл ет собой одну шину. Все остальные соединени  на фиг. 1, не указанные вьш1е, также представл ют собой одну шину. Блок 7 управлени  содержит R-S-триггеры 12 и 13, дешифратор 14, R-Sтриггеры 15 И 16, элементы ИЛИ 17 23 , элементы И 24 - 35, элемент 36 задержки, элемент И 37, элемент НЕ 38 счетчик 39 времени, R-S-триггер 40, двухтактный J-К-триггер 41, D-триггер 42, элемент И 43, элемент ИЛИ 44, элементы НЕ 45 - 47, элементы И 48 и 49.Register 8 contains K bits, where K is the number of binary bits defining the number (address) of the memory chip in each bit of the drive. Accordingly, the connections of the twelfth input of the device with the second input of the register 8 and the output of the register 8 with the input of the decoder 9 are a set of K buses of the same type, and the connections of each of the outputs of the decoder 9 with the corresponding inputs of the switch 10 are a set of 2 buses of the same type. The third input of the switch 10, like the first and the second, has 2 contacts, however all of them are interconnected, so that the connection of the third input of the switch 10 and the first output of control unit 7 is one bus. All other compounds in FIG. 1, not indicated above, also represent a single bus. Control unit 7 contains RS-triggers 12 and 13, decoder 14, R-S-triggers 15 AND 16, elements OR 17 23, elements AND 24 - 35, delay element 36, element 37, element 38, time counter 39, RS-trigger 40, push-pull JK trigger 41, D-trigger 42, element AND 43, element OR 44, elements NOT 45 - 47, elements AND 48 and 49.

Первый вход блока управлени  соединен с первыми входами элементов ИЛИ 17, 20, 21, 22, 44 и триггера 42; второй вход - с первыми входами элементов И 25 и 31; третий вход - с первыми входами элементов И 26 и 27, триггера 41, с входом элемента НЕ 47 и с вторым .входом триггера 42; четвертый вход с первым входом элемента И 35 и с входом элемента 36 задержки; п тый вход - с первыми входами элементов И 28, 29, 32; шестой вход с первыми входами элементов И 34 и 48; седьмой вход - с первыми входами элементов И 30 и 33; восьмой - с первым входом элемента И 49; дев тый вход - с вторым входом элемента И 48 и с входом элемента НЕ 45; дес тый вход - с вторыми входами элементов И 28 и 31 и с входом элемента НЕ 38; одиннадцатый вход - с первым входом элемента ИЛИ 23. Первый выход триггера 12 подключен к первому выходу блоЛа управлени  и к вторым входам элементов И 26, 29 и 35, второй выход к второму выходу блока управлени  и к третьему входу элемента И 48. Первый вход триггера 12.соединен с выходом элемента И 24, второй вход - с выходом элемента ИЛИ 17, с первым входом счетчика 39 и с п тым выходом блока управлени . Первый выход триггера 13 подключен к вторым входам элементов И 25 и 33, второй выход - к второму входу элемента И 19 и с четверть1м выходом блока управлени , второй вход с выходом злеАента ИЛИ 20. Выход триггера 15 подключен к первому входу дешифратора 14, второй вход которого соединен с первым выходом триггера 16, с третьими входами элементов И 29, 31 не шестым выходо блока управлени . Первый, второй и третий выходы дешифратора 14 соединены соответственно с восьмым, дев тым , дес тым выходами блока управлени . Первый вход триггера 15 подключен к выходу элемента И 30, второй вход - к выходу элемента ИЛИ 2 Второй выход триггера 16 соединен с вторым входом элемента И 32, а пер вый и второй входы этого триггера под ключены соответственно к выхрдам элементов ИЛИ 22 и 23. Второй вход элемента ИЛИ 17 соединен с выходом элемента И 25. Выход элемента ИЛИ 18 подключен к третьему выходу блока управлени , а входы - соответственно к выходам элементов И 26 и 27. Выход элемента И 37 соединен с входом элемента НЕ 46, с вторым входом элемента И 24 и с третьим входом элемента И 28. Третий и четвертый входы элемента И 24 подключены соответст венно к выходам элементов НЕ 38 и 45 Выход триггера 40 соединен с вторыми входами элементов И 27, 30 и с вторым и третьим входами триггера 41. Первый выход триггера 41 подключен к третьему входу триггера 42, второй выход к третьим входам элементов И 26, 27, 34 и 35. Вькод триггера 42 соединен с третьим входом элемента И 32, с вто рым входом элемента И 49 и с седьмым выходом блока управлени . Выходы элементов И 28 и 29 подключены к входам элемента ИЛИ 19. Выход элемента 36 задержки соединен с вторым входом элемента ИЛИ 20. Второй и третий входы элемента ИЛИ 21 подключены к выходам элементов И 31 и 32, а соответствующие входы элемента ИЛИ 22 к. выходам элементов И 33 и 34 Второй вход элемента ИЛИ 23 соединен с выходом элемента И 35. Выходы элементов НЕ 46 и 47 подключены к входам элемента И 43, выход которого соединен с вторым входом счетчика 39 времени, а выходы последнего - с входами элемента И 37. Число входов элемента И 37 равно количеству разр дов 29 . счетчика 39. Выход элемента И 49 соединен с вторым входом элемента ИЛИ 44, выход которого подключен к первому входу триггера 40 и к четвертому входу триггера 41. Выход элемента И 48 соединен с вторым входом триггера 40. Предлагаемое устройство обеспечивает 4 варианта функционировани . 1. Очередна  (штатна ) регенераци  информации в накопителе ЗУ. Услови  функционировани  устройства в этом варианте характеризуютс  тем, что после регенерации по предыдущей строке накопител  обращени  к очередной строке накопител  не производитс . Штатна  регенераци  производитс  по строке, адрес которой зафиксирован в счетчике 3. 2. Регенераци  в цикле обращени  к ЗУ. Этот вариант характеризуетс  Тем, что номер строки, к которой производитс  обращение, совпадает . с номером строки, по которой должна происходить регенераци  в очередном цикле регенерации (т.е. срабатывает блок 4 сравнени ). Поскольку в каждом разр де накопител  ЗУ имеетс  несколько (2) микросхем пам ти, а обращение производитс  лишь к одной из них, то в этой одной микросхеме пам ти в результате обращени  производитс  и регенераци . Смысл рассматриваемого режима функционировани  состоит в том, чтобы в этом же цикле, обращени  произвести регенерацию и в остальных 2-1 микросхемах пам ти в каждом разр де накопител  и в результате этого не затрачивать дополнительного времени на очередную1 (штатную) регенерацию. 3. Запрещение очередной (штатной) регенерации. Этот вариант имеет мес то после того, как устройство работало в предыдущем варианте функционировани  (при этом триггер 6 находитс  в состо нии единицы), вследствие чего необходимость в очередной, (штатной) регенерации отпадает. Регенераци  по строке, адрес которой зафиксирован в счетчике 3, не производитс , к содержимому счетчика 3 добавл етс  единица. 4. Обращение к ЗУ без регенерации . Этот вариант характеризуетс  тем, что номер строки в микросхеме пам ти, к которой производитс  обраение , не совпадает с номером строи , по которой должна происходить регенераци  в очередном цикле регене $ рации (блок 4 сравнени  не срабатывает , триггер 6 находитс  в состо нии нул ), . Рассмотрим подробно работу устройства в четырех вариантах функцио нировани . Перед началом работы происходит установка в нулевое состо ние регистров 1,5 и 8, счетчиков 3 и 39, триггеров 6, 12, 13, 15, 16, 40, 41 42 сигналом, поступакицим на первый вход устройства (и соответственно на первый вход блока 7 управлени ). Сигнал установки в нулевое состо ние с первого входа устройства попадает непосредственно на соответствующие входы регистров 1, 5 и 8 и счетчика 3; с первого входа бло|са 7 он попадает также на входы триггеров 40, 41, 13, 15, 16, 12 и счетчика 39 через элементы ИЛИ 44, 20, 21, 17, а на вход триггера 6 через элемент ИЛИ 1.7 и п тьй выход блока управлени . Временна  диаграмма работы устрой ства по первому варианту - очередной ((штатна  регенераци )|информации представлена на фиг. .3. В этом варианте устройство работает следующим образом. Временной импульс ВЧ2, подаваемый на третий вход блока 7 управлени , через элемент НЕ 47 и элемент И 43 проходит на счетный вход счетчика 39 времени и устанавливает его в состо  ние, соответствующее моменту проведе ни  регенерации информации по очеред ной строке накопител . После окончани  переходных процессов в счетчике 39 срабатьшает элемент И 37, т.е на его выходе по вл етс  сигнал единицы; выходной сигнал элемента И 37 (через элемент НЕ 46) закрывает элемент И 43, так что запрещаетс  подача импульсов на счетный вход счетчика 39 времени, и вызьшает срабатывание элемента И 24, так как на остальных двух входах этого элемента , соединенных с выходами элементов НЕ 38 и 45, в данный момент присутствуют разрешающие потенциалы (на дес том входе блока управлени  потенциал равен нулю из-за того, что триггер 6 находитс  в нулевом соето нии , а на дев ть1й вход блока управлени  нулевой потенциал посту .пает извне). Вследствие этого переключаетс  в состо ние единицы триг296 гер 12. Сигнал логической единицы с первого выхода этого триггера через первьш выход блока 7 поступает на первый выход устройства, на третий (управл ющий) вход коммутатора 2, на 2 шины третьего (информационного ) входа коммутатора 10, а в блоке 7 - на вторые входы элементов И 26, 29 и 35. При этом через коммутатор 2 на информационные входы регистра 1 поступают сигналы с выхода счетчика 3, на информатдионные входы регистров 5 и 8 поступает нулева  информаци , так как на одиннадцатом и двенадцатом входах устройства нулева  информаци . По ВИ 2 в блоке 7 формируетс  управл ющий сигнал записи в регистры 1, 5 и 8 (цепь - элементы И 26, ИЛИ 18, третий выход блока 7), при этом в регистр 1 записываетс  информаци , соответствующа  состо нию счетчика 3 (т.е. номер строки, по которой должна производитьс  регенераци ), а в регистры 5, 8 - нулева  информаци . Триггеры 40 и 41 остаютс  в нулевом состо нии, вследствие этого остаетс  в нулевом состо нии и триггер 15, а триггер 16 переводитс  в единичное состо ние управл ющим сигналом, формируемым в цепи элементов и 35, ИЛИ 23 по НИ 3, поступающему на четвертые входы устройства и блока 7 управлени . Сигналы, поступакщие с первых выходов триггеров 15 и 16, дешифрируютс , и на первом выходе дешифратора 14 формируетс  сигнал, подаваемый на восьмой выход блока 7 и управл ющий прохождением сигналов логической единицы с 2 шин третьего входа коммутатора 10 на п тьй выход устройства . Таким образом, на первом вькоде устройства имеетс  сигнал единицы, определ ющий проведение штатной регенерации , на втором выходе - сигнал единицы, поступающий с первого выхода триггера 16 через шестой вькод блока 7, блокирующий режимы записи или считывани  в накопителе, на третьем выходе - код адреса строки, в которой необходимо произвести регенерацию информации, на четвертом выходе - нулевой код, на п том выходе (соедин емом с входами Выбор микросхемы микросхем пам ти) - сигналы логической единицы, позвол ющие осуществить регенерацию во всех микросхемах накопител . В конце цикла регенерации в блоке 7 формиру с  управл ющий сигнал (по ВИ 4), по ступающий на первый вход триггера 1 и через четвертый выход блока 7 упр лени  на второй (счетный) вход счет чика 3 (элементы И 29, ИЛИ 19). По этому сигналу в счетчике 3 устанавливаетс  код номера строки, в которой необходимо произвести регенерацию в следующий раз, и измен етс  состо ние триггера 13. Разрешающий сигнал логической единицы с первого выхода триггера 13 поступает на вторые входы элементов И 25 и 33. По ВИ1 (фиг. 3) в блоке 7 управлени  формируетс  сигнал установки в нулевое состо ние триггера 12 и счетчика 39 времени (цепь - второ вход блока 7, элементы И 25, ИЛИ 17 При этом на первом выходе устройств по вл етс  сигнал логического нул , фиксирующий окончание цикла очерёдной регенерации, после установки в нулевоесосто ние счетчика време . ни разблокируетс  цепь подачи счетны импульсов на его вход - дл  определ , нй  момента следующей штатной реген рации. Кроме того, по ВИб формирует с  сигнал установки в нулевое состо  ние триггера 16 (цепь - седьмой ; вход блока 7, элементы И 33, ИЛИ-22) а по ВИЗ, задержанному элементом 36 задержки, - сигнал установки триггера 13 в нулевое состо ние (цепь - четвертый вход блока 7, элемент 36 задержки, элемент ИЛИ 20). Временна  диаграмма работы устройства по второму варианту функционировани  (регенераци  в цикле обращени  к ЗУ) представлена на фиг. 4. I . . В этом варианте состо ние счетчика 39 не соответствует моменту штатной регенерации, так что на выходе элемента И 37 имеет место сигнал логического нул . Триггер 12 находит с  в нулевом состо нии. Сигнал логической единицы с второго выхода триг гера 12 поступает на четвертый управл ющий вход коммутатора 2 (через второй выход блока 7) и на третий вход элемента И 48. На дев тый вход устройства (блока 7) поступает сигнал обращени  к ЗУ, а на шестой вход блока 7 - ВИ5, при совпадении этих сигналов срабатывают элемент И 48 и соответственно триггер 40 Сигнал логической единицы с выхода 729.8 триггера 40 поступает на вторые входы элементов И 27 и 30. На информацнонные входы регистров 5 и 8 поступают сигналы с одиннадцатого и двенадцатого входов устройства, соответствующие номеру .столбца в микросхеме пам ти и номеру микросхемы пам ти. Hai информационные входы регистра 1 через коммутатор 2 поступают сигналы с дес того входа устройства, соответствующие номеру строки в микросхеме пам ти. В блоке 7 по ВИ2 формируетс  управл ющий сигнал, по которому производитс  запись информации в регистры 1, и 8 (цепь - элементы И 27, ИДО 18, третий выход блока 7); по ВИ6 элементом И 30 формируетс  управл к ций сигнал, по которому срабатывает триггер 15. При этом на втором выхо- де дешифратора 14 формируетс  управл ющий сигнал, поступающий -на дев тьш выход блока 7, а затем на п тый вход коммутатора 10, и на выход этого коммутатора (на п тый выход устройства ) проход т сигналы с второго, .выхода дешифратора 9, представл юидаё собой дешифрованный код адреса микросхемы пам ти в накопителе,. к которой должно произойти обращение. На третий и четвертьй выходы устрой- ства с регистров 1 и 5 подаютс  сигналы кода адреса элемента пам ти в микросхеме накопител , на первый и второй выходы устройства - сигналы логического нуд  (что означает сообщение об отсутствии режима штатной регенерации и разрешение обращени ) . Перечисленные сигналы, подаваемые а выходы устройства, поступают на оответствующие входы ЗУ и обеспеивают обращение (запись или считыание ) к одной из микросхем в каждом азр де накопител . В выбранных икросхемах, в соответствии с принипом их работы, при этом осуществ етс  регенераци  информации во сех запоминающих элементах выбраной строки. Следующий этап работы стройства должен обеспечить регеерацию информации по той же строке о всех остальных 2 -1 микросхемах ам ти в каждом разр де накопител . При работе устройства в варианте егенерации в цикле обращени  коды регистре 1 и в счетчике 3 совпа- . ают, поэтому на выходе блока 4 срав-The first input of the control unit is connected to the first inputs of the OR elements 17, 20, 21, 22, 44 and the trigger 42; the second input - with the first inputs of the elements And 25 and 31; the third input - with the first inputs of the And 26 and 27 elements, trigger 41, with the input of the HE element 47 and with the second input of the trigger 42; the fourth input with the first input element And 35 and with the input element 36 delay; fifth input - with the first inputs of the elements And 28, 29, 32; the sixth entrance with the first inputs of the elements And 34 and 48; the seventh entrance - with the first inputs of the elements And 30 and 33; eighth - with the first input element And 49; the ninth entrance - with the second input of the element I 48 and with the input of the element NO 45; the tenth input - with the second inputs of the elements And 28 and 31 and with the input of the element NO 38; the eleventh input is with the first input of the OR element 23. The first output of the trigger 12 is connected to the first output of the control unit and to the second inputs of the And elements 26, 29 and 35, the second output to the second output of the control unit and to the third input of the And 48 element. The first input of the trigger 12. connected to the output of the AND 24 element, the second input to the output of the OR element 17, to the first input of the counter 39 and to the fifth output of the control unit. The first output of the trigger 13 is connected to the second inputs of the And 25 and 33 elements, the second output to the second input of the And 19 element and with the quarter output of the control unit, the second input with the output of the OR input 20. The output of the trigger 15 is connected to the first input of the decoder 14, the second input which is connected to the first output of the trigger 16, with the third inputs of the elements And 29, 31 is not the sixth output of the control unit. The first, second and third outputs of the decoder 14 are connected respectively to the eighth, ninth, tenth outputs of the control unit. The first input of the trigger 15 is connected to the output of the element AND 30, the second input to the output of the element OR 2 The second output of the trigger 16 is connected to the second input of the element 32, and the first and second inputs of this trigger are connected respectively to the output of the elements OR 22 and 23. The second input of the element OR 17 is connected to the output of the element AND 25. The output of the element OR 18 is connected to the third output of the control unit, and the inputs are respectively to the outputs of the elements AND 26 and 27. The output of the element And 37 is connected to the input of the element NO 46, with the second input of the element And 24 and with the third input element And 28. Tert The fourth and fourth inputs of AND 24 are connected respectively to the outputs of the HE 38 and 45 elements. The output of the trigger 40 is connected to the second inputs of the AND elements 27, 30 and the second and third inputs of the trigger 41. The first output of the trigger 41 is connected to the third input of the trigger 42, the second output to the third inputs of the elements are And 26, 27, 34 and 35. Trigger code 42 is connected to the third input of the element And 32, with the second input of the element And 49 and with the seventh output of the control unit. The outputs of the elements 28 and 29 are connected to the inputs of the OR element 19. The output of the delay element 36 is connected to the second input of the OR element 20. The second and third inputs of the OR element 21 are connected to the outputs of the AND elements 31 and 32, and the corresponding inputs of the OR element 22 k. elements AND 33 and 34 The second input of the element OR 23 is connected to the output of the element AND 35. The outputs of the elements HE 46 and 47 are connected to the inputs of the element AND 43, the output of which is connected to the second input of the time counter 39, and the outputs of the latter to the inputs of the element 37. The number of inputs of the element And 37 is equal to the number of bits 29. counter 39. The output of the element 49 is connected to the second input of the element OR 44, the output of which is connected to the first input of the trigger 40 and to the fourth input of the trigger 41. The output of the element 48 also connects to the second input of the trigger 40. The proposed device provides 4 variants of operation. 1. The next (regular) regeneration of information in the storage drive. The conditions of operation of the device in this embodiment are characterized in that after regeneration, the previous accumulator drive does not address the next row of the accumulator. Regular regeneration is performed by the line whose address is recorded in counter 3. 2. Regeneration in the cycle of access to the charger. This option is characterized by the fact that the line number to which the call is made is the same. with the line number for which regeneration should take place in the next regeneration cycle (i.e., unit 4 of the comparison is triggered). Since in each bit of the storage unit there are several (2) memory microcircuits, and only one of them is accessed, in this one memory microcircuit, as a result of the circulation, regeneration is also performed. The meaning of this mode of operation is to perform regeneration in the same cycle, in the remaining 2-1 memory chips in each discharge of the drive and as a result, not to spend additional time on the next 1 (regular) regeneration. 3. Prohibition of regular (regular) regeneration. This option takes place after the device has worked in the previous version of the operation (with the trigger 6 being in the state of one), as a result of which the need for regular, (regular) regeneration is no longer necessary. Regeneration on the line whose address is fixed in the counter 3 is not performed, one is added to the contents of the counter 3. 4. Appeal to the memory without regeneration. This option is characterized by the fact that the line number in the memory chip to which the formation is performed does not coincide with the number of the line on which the regeneration should occur in the next regeneration cycle (block 4 of the comparison does not work, trigger 6 is in the zero state) , Let us consider in detail the operation of the device in four ways of functioning. Before starting work, the registers 1,5 and 8, counters 3 and 39, triggers 6, 12, 13, 15, 16, 40, 41 42 are set to the zero state by a signal received at the first input of the device (and accordingly at the first input of the unit). 7 controls). The zero-setting signal from the first input of the device goes directly to the corresponding inputs of registers 1, 5 and 8 and counter 3; from the first input of block 7, it also goes to the inputs of the triggers 40, 41, 13, 15, 16, 12 and the counter 39 through the elements OR 44, 20, 21, 17, and to the input of the trigger 6 through the element OR 1.7 and five control unit output. The timing diagram of the operation of the device in the first embodiment is the next (regular regeneration) information shown in Fig. 3. In this embodiment, the device operates as follows. The HF2 time pulse applied to the third input of the control unit 7 is through the element 47 and the element And 43 passes to the counting input of the time counter 39 and sets it to the state corresponding to the time of the regeneration of information on the next row of the accumulator. After the transient processes in the counter 39, the element 37 turns on, i.e. The unit signal appears; the output signal of the AND 37 element (through the NO 46 element) closes the AND 43 element, so that pulses are not allowed to the counting input of the time counter 39, and the AND 24 element triggers, since the other two inputs of this element connected to the outputs of the HE elements 38 and 45, there are currently resolving potentials (at the tenth input of the control unit, the potential is zero due to the fact that trigger 6 is in zero connection, and at the ninth input of the control unit, zero potential to the post . Drops from the outside). As a result, it switches to the state of the unit 2929 ger 12. The signal of the logical unit from the first output of this trigger through the first output of block 7 goes to the first output of the device, to the third (control) input of switch 2, to 2 buses of the third (informational) input of switch 10 , and in block 7 - to the second inputs of the And 26, 29 and 35 elements. At that, through the switch 2, the information inputs of register 1 receive signals from the output of counter 3, the information inputs of registers 5 and 8 receive zero information, since the eleventh and the twelfth device inputs zero information. Via HI 2, in block 7, a control signal is written to registers 1, 5, and 8 (circuit - elements AND 26, OR 18, third output of block 7), and information corresponding to the state of counter 3 (m) is recorded in register 1. that is, the number of the line on which the regeneration should take place), and in registers 5, 8 - the zero information. The triggers 40 and 41 remain in the zero state, as a result, the trigger 15 also remains in the zero state, and the trigger 16 is converted to a single state by the control signal generated in the circuit of the elements and 35, OR 23 to NO 3, entering the fourth inputs device and control unit 7. Signals from the first outputs of the triggers 15 and 16 are decrypted, and the first output of the decoder 14 generates a signal applied to the eighth output of block 7 and controls the passage of signals from the logical unit from 2 buses of the third input of switch 10 to the fifth output of the device. Thus, in the first device code, there is a unit signal that determines regular regeneration, at the second output a unit signal from the first output of the trigger 16 through the sixth unit code 7, blocking the write or read modes in the accumulator, at the third output the address code the lines in which it is necessary to regenerate information; at the fourth output, the zero code; at the fifth output (connectable to the inputs; Selecting a memory chip) are signals of a logical unit that allow regeneration seh chips drive. At the end of the regeneration cycle, in block 7, a control signal is formed (via HI 4), which arrives at the first input of trigger 1 and through the fourth output of control unit 7 to the second (counting) input of counter 3 (elements AND 29, OR 19) . This signal in counter 3 sets the code of the line number in which it is necessary to regenerate the next time, and the state of trigger 13 changes. The resolution signal of the logical unit from the first output of trigger 13 goes to the second inputs of AND 25 and 33 elements. According to VI1 ( Fig. 3) in control block 7, a signal is set to set to the zero state of trigger 12 and time counter 39 (the circuit is the second input of block 7, elements AND 25, OR 17) At the first output of the devices a logical zero signal appears, fixing the end cycle next re generation, after the time counter is set to zero, the supply circuit of the counting pulses to its input is unblocked for determining the next regular regeneration time.In addition, it generates with a VIB a trigger signal to the zero state of trigger 16 (circuit seventh; the input of block 7, elements AND 33, OR-22) and according to the VIZ, delayed by delay element 36, is the signal for setting trigger 13 to the zero state (circuit is the fourth input of block 7, delay element 36, element OR 20). The timing diagram of the operation of the device according to the second variant of operation (regeneration in the cycle of accessing the memory device) is shown in FIG. 4. I. . In this variant, the state of the counter 39 does not correspond to the time of regular regeneration, so that the logical zero signal occurs at the output of the element 37. Trigger 12 is in the zero state. The signal of the logical unit from the second output of the trigger 12 is fed to the fourth control input of switch 2 (through the second output of block 7) and to the third input of the element 48. The ninth input of the device (block 7) receives a signal to access the charger, and at the sixth the input of block 7 - VI5, when these signals coincide, the element 48 and the trigger 40 respectively operate. The signal of the logical unit from the output 729.8 of the trigger 40 is fed to the second inputs of the elements 27 and 30. The information inputs of the registers 5 and 8 receive signals from the eleventh and twelfth inputs devices a, corresponding to the column number in the memory chip and the number of the memory chip. Hai information inputs of register 1 through switch 2 receive signals from the tenth input of the device, corresponding to the line number in the memory chip. In block 7, according to WI2, a control signal is generated, which is used to record information in registers 1, and 8 (circuit - elements 27, EID 18, third output of block 7); on VI6 element I 30, a control signal is generated, which triggers trigger 15. At the same time, at the second output of decoder 14, a control signal is generated, the incoming signal is the nine output of the unit 7, and then to the fifth input of the switch 10, and the output of this switch (the fifth output of the device) passes the signals from the second, output of the decoder 9, which is a decoded address code of the memory chip in the drive ,. which should be addressed. The third and fourth outputs of the device from registers 1 and 5 are supplied with the signals of the address code of the memory element in the storage chip, the first and second outputs of the device are logic signals (which means the message about the absence of the normal regeneration mode and access permission). The listed signals, supplied by the device outputs, are fed to the corresponding memory inputs and provide access (writing or reading) to one of the microcircuits in each azr de accumulator. In the selected IC chips, in accordance with the principle of their work, the information is being regenerated in the storage elements of the selected row. The next stage of the operation of the device must ensure the regeneration of information along the same line about all the remaining 2 -1 amc circuits in each discharge of the accumulator. When the device is operating in the generation mode, in the cycle of circulation, the codes of register 1 and in counter 3 are the same. ayut, so at the output of block 4

9 , 9 ,

нени  имеет место сигнал логической единицы. Сигнал единицы с выхода триггера 40  вл етс  разрешающим дл  срабатывани  триггера 41, Последний срабатывает по фронту ВИ2, а сигнал с его первого выхода, поступаиций на третий вход (D-вход) триггера 42, вызывает срабатывание этого триггера, по фронту t следующего ВИ2. После срабатывани  триггера 42 по ВИ2 элементом И 11 формируетс  управл ющий сигнал, которьй измен ет состо ние триггера 16 (цепь - элемент И 11, одиннадцатый вход блока 7, элемент ИЛИ 23). При этом времеиной импульс ВИ2 должен иметь длительность, не меньшую суммы времен срабатывани  триггеров 42 и. 16. Срабатывание триггера 16 приводит к тому, что на втором выходе устройства формируетс  сигнал логической единицы, запрещаюпщй работу ЗУ в режиме записи или считьгоани  и разрешан ций (совместно с сигнала ми на п том выходе устройства) регенерацию в 2 -1 микросхемах пам ти. Кроме того, исчезает управл кидий сигнал на втором выходе дешифратора 14 и по вл етс  управл ющий сигнал на его третьем выходе, которьй через дес тый выход 6noka 7 поступает на шестой вход.коммутатора 10. При этом на выход коммутатора 10 (на п тый выход устройства) проход т сигналы с первого вьпсода дешифратора 9, которые  вл ютс  инверсией Сигналов на втором выходе этого деЫифратора . Пepgчиcлeнныe сигналы Юбеспечивают регенерацию информации и микросхемах пам ти, которые бьши иевыбранными при обращении к ЗУ.There is a logical unit signal. The signal from the output of trigger 40 is allowing for triggering 41, the latter is triggered by the edge of VI2, and the signal from its first output, arriving at the third input (D-input) of the trigger 42, triggers the trigger of the next VI2. After the trigger 42 is triggered by VI2 by element 11, a control signal is generated, which changes the state of trigger 16 (circuit - element 11, eleventh input of block 7, element OR 23). At the same time, the impulse VI2 must have a duration not less than the sum of the response times of the flip-flops 42 and. 16. Trigger 16 triggers that a signal of a logical unit is generated at the second output of the device, prohibiting the memory in recording or scoring mode and enabling (together with the signals at the fifth output of the device) regeneration in 2-1 memory chips. In addition, the control signal disappears at the second output of the decoder 14 and a control signal appears at its third output, which through the tenth output 6noka 7 goes to the sixth input switch 10. At the same time, the output of switch 10 (fifth output devices) signals are transmitted from the first decoding code of the decoder 9, which are the inverse of the signals at the second output of this encoder. Personalized signals These ensure the regeneration of information and memory chips that were selected when they accessed memory.

Дл  установки в нулевое состо ние триггеров 15, 16, 40, 41 и 42 в блоке 7 формируютс  следующие сигналы: по ВИ7 - сигнал, устанавливающий в нулевое состо ние триггеры 40 и 41 Хцепь - восьмой вход блока 7, триггер 42, элементы И 49, ИЛИ 44); по ВИ1 - сигнал, поступающий иа второй вход триггера 15 (цепь - второй вход блока 7, элементы И 31, ИЛИ 21); по ВИ5 - сигнал, устанавливающий в нулевое состо ние триггер 16 (цепьшестой вход блока 7, элементы И 34, ИЛИ 22); D-триггер 42 устанавливаетс в нулевое состо ние по ВИ2, так как на D-вход этого триггера поступает сигнал логического нул  с первого выхода триггера 41.In order to put the triggers 15, 16, 40, 41, and 42 into the zero state, the following signals are generated in block 7: by VI7 - a signal that sets the triggers 40 and 41 to the zero state Hchip - the eighth input of the block 7, trigger 42, And 49 elements , Or 44); on VI1 - the signal that enters the second input of the trigger 15 (circuit - the second input of the block 7, elements AND 31, OR 21); by VI5, a signal that triggers 16 (the sixth input of block 7, elements AND 34, OR 22) to the zero state; D-flip-flop 42 is set to zero state at VI2, since the logical zero signal from the first output of flip-flop 41 arrives at the D-input of this flip-flop.

10ten

193729193729

Триггер 6, установленный в единичное состо ние после срабатывани  триггера 42 (цепь - триггер 42, седьмой выход блока 7, блок 4 сравнени , элемент И 11), остаетс  в нем до момента , когда счетчик 39 времени фиксирует , необходимость проведени  штатной регенерации. В этот момент устройство .начинает работать в третьем варианте функционировани  - запрещени  штатной регенерации.The trigger 6, which is installed in a single state after triggering the trigger 42 (circuit - trigger 42, seventh output of block 7, comparison block 4, element 11), remains there until the moment when time counter 39 registers, the need for regular regeneration. At this moment, the device begins to work in the third mode of operation - the prohibition of regular regeneration.

Временна  диаграмма работы устройства в этом варианте представлена на фиг. ,5.The timing diagram of the operation of the device in this embodiment is presented in FIG. ,five.

Триггер 6 находитс  в единичном состо нии, счетчик 39 времени по ВИ2 установлен в состо ние, определ ющее jMOMeHT проведени  штатной (очередной) регенерации, так что на выходе элемента И 37 сформирован сигнал логической единицы. Этот сигнал указывает на необходимость проведени  регенерации информации (и запрещени  обращени  к ЗУ), однако единичное состо ние триггера 6 свидетельствует о том, что регенераци  информации ino данной строке уже проведена (при обращении к ЗУ), так что проводить ее еще раз нецелесообразно. Регенера ,ци  должна быть заблокирована, номер строки микросхемы накопител  в счетчике 3 изменен, счетчик 39 времени .должен быть установлен в нулевое состо ние , запрещени  обращени  к ЗУ не должно быть. Это происходит следующим образом.The trigger 6 is in the single state, the time counter 39 by VI2 is set to the state defining the jMOMeHT to conduct the regular (regular) regeneration, so that the output of the element 37 is formed by the signal of the logical unit. This signal indicates the need for regeneration of information (and prohibiting access to the memory), however, the single state of trigger 6 indicates that the information ino in this line has already been regenerated (when accessing the memory), so it is not advisable to repeat it again. The regener, chi must be blocked, the line number of the storage chip in the counter 3 is changed, the time counter 39 must be set to zero, the access to the charger should not be prohibited. This happens as follows.

- Сигналы логической единицы с выхода триггера 6 и элемента И 37 поступают на элемент И 28, которьш срабатывает по ВИ4, и на выходе элемента ИЛИ 19 формируетс  сигнал, по которому измен етс  состо ние счетчика 3 и триггера 13. В счетчике 3 устанавливаетс  код номера строки (на единицу больше предьщущего), в которой нужно будет произвести регенерацию в следующий раз. Элемент И-24 не срабатьшает, так как на его входе, соединенном с выходом элемента НЕ 38, нулевой потенциал, Триггер 12.остаетс  в нулевом состо нии , и нулевой потенциал на первом выходе устройства не запрещает обращени  к ЗУ. Кроме того, запрещаетс  срабатывание элемента И 35, триггер 16 остаетс  в нулевом состо нии, вследствие чего на втором и п том выходах устройства остаютс  нулевые сигналы, запрещающие штатную регенеII рацию. Сигнал логической единицы с первого выхода триггера 13 поступает на второй вход элемента И 25, и в блоке 7 по ВИ1 формируетс  управл ющий сигнал, по которому устанавливаютс  в нулевое состо ние счетчик 39 времени и триггер 6 (цепь - элемейты И 25, ИЛИ 17, п тый выход блока 7). Установка в нулевое состо ние триггера 13 описана при работе устройства по первому варианту . Временна  диаграмма работы устрой ства по четвертому варианту (обращение к ЗУ без регенерации) представле на на фиг. 6. Работа устройства по этому вариан ту протекает аналогично работе устройства на первом этапе второго вари анта: на первый и второй выходы устройства подаютс  сигналы логического 2912 нул , что означает запрет регенерации и разрешение обращени ,, на третий и четвертьй выходы - код адреса запоминающего элемента в микросхеме пам ти, на п тьш - расшифрованный код номера микросхемы, к которой производитс  обращение. Так как в описываемом варианте состо ние регистра 1 адреса не соответствует состо нию счетчика 3, то перехода к второму этапу (как это имеет место во втором варианте) не происходит. По окончании обращени  устройство устанавливаетс  в исходное (нулевое) состо ние путем установки в нулевое состо ние триггеров 40, 41, 42 и 15. С первыми трем  это происходит так же, как и во втором варианте, а триггер 15 устанавливаетс  в нулевое состо ние импульсом, формируемым по ВИ4 цепочкой - элементы И 32, ИЛИ 21.- Signals from the logical unit from the output of the trigger 6 and the element AND 37 are fed to the element 28, which is triggered by VI4, and the output of the element OR 19 generates a signal that changes the state of the counter 3 and the trigger 13. In the counter 3, a number code is set lines (one more than the previous one), in which it will be necessary to regenerate next time. Element I-24 does not fail, since at its input connected to the output of the element HE 38 there is a zero potential, Trigger 12. remains in the zero state, and the zero potential on the first output of the device does not prohibit access to the charger. In addition, the triggering of the element 35 is prohibited, the trigger 16 remains in the zero state, as a result of which the second and fifth outputs of the device remain zero signals prohibiting regular regeneration. The signal of the logical unit from the first output of the flip-flop 13 is fed to the second input of the And 25 element, and in block 7 through VI1, a control signal is generated, using which the time counter 39 and the flip-flop 6 are set to the zero state (circuit fifth output unit 7). The installation in the zero state of the trigger 13 is described when the device operates in the first embodiment. The time diagram of the operation of the device according to the fourth variant (accessing the memory without regeneration) is shown in FIG. 6. The operation of the device according to this variant proceeds similarly to the operation of the device at the first stage of the second option: the logical and 2912 zero signals are sent to the first and second outputs of the device, which means the regeneration is prohibited and the access to the third and fourth outputs is addressed - the memory element address code in the memory chip, for the fifth - the decoded code of the number of the chip to be accessed. Since in the described variant the state of register 1 of the address does not correspond to the state of counter 3, the transition to the second stage (as is the case in the second variant) does not occur. At the end of the treatment, the device is set to its original (zero) state by setting the triggers 40, 41, 42 and 15 to the zero state. With the first three, this happens in the same way as in the second variant, and the trigger 15 is set to the zero state by an impulse , formed on VI4 by a chain - elements AND 32, OR 21.

wn «w; Л« {еиз exofff (et/t} wn “w; L "{eiz exofff (et / t}

(BUS) (BUS)

B ffff7 (8l/ff)B ffff7 (8l / ff)

txoffe (t)U7 - r-Ttxoffe (t) U7 - r-T

SutsS MfHennieifSi,iiJr gvt fffymKeflatt . fu/af g/ffffMMnae/e.-.J SMoff mpufiepaivSutsS MfHennieifSi, iiJr gvt fffymKeflatt. fu / af g / ffffMMnae / e .-. J SMoff mpufiepaiv

6tae9 layfuttfflffffBM I Выход уме ентаам Вшод 1/араггера О SHK saKftemaMi/n Выхв9 a/t №ffmaifttfa.6tae9 layfuttfflffffBM I The output of the minds Vamod 1 / aragger About SHK saKftemaMi / n Exit9 a / t №ffmaifttfa.

dxofl tdui) df093 (Ot/f) Otaftf (виз) 1Лв95 вl/) 6s9ffe (6asi Лмед7 fei/fl Кю99 (du BHi9 toy) Btaaffi tafottepeW HHOffnyitfiteflen tvtefff fr Hotepaa ttntiJ i fnmefa ts вмшд1 щиаыуол tf ee/Mf/ J t ttatef 9MHfmta «w. Btaag CfCftV StniSi ВмМЗ Л пdxofl tdui) df093 (Ot / f) Otaftf (visas) 1Lv95 v /) f 1 ffe ffe s s s s s s s s s s s s s s s s s HO HO HO HO fl fl 99 99 99 99 99 99 99 du du du du du B B B B B B HO HO HO HO HO HO HO HO HO ote ote ote ote ote ote ote ote ote HO HO HO HO HO HO HO HO HO HO HO ote ote ote ote ote 9MHfmta "w. Btaag CfCftV StniSi VmMZ L p

Claims (1)

(5-7) УСТРОЙСТВО ДЛЯ РЕГЕНЕРАЦИИ ИНФОРМАЦИИ В ДИНАМИЧЕСКОЙ ПАМЯТИ, содержащее первый и второй регистры адреса, первый коммутатор, счетчик адреса, блок сравнения, триггер, блок управления, первый вход которого соединен с первыми входами регистров адреса и счетчика адреса, входы с первого по девятый блока управления, второй вход второго регистра адреса и первый вход первого коммутатора являются входами устройства, второй вход первого коммутатора соеди> нен с выходом счетчика адреса и первым входом блока сравнения, второй вход которого подключен к выходу первого регистра адреса, третий и четвертый входы первого коммутатора соединены соответственно с первым й вторым выходами блока управления, выход первого коммутатора подключен к второму входу первого регистра .адреса, третий выход блока управления соединен с третьими входами первого и второго регистров адреса, второй вход счетчика адреса подключен к четвертому выходу блока управления, пятый выход которого соединен с первым входом триггера, Выход которого подключен к десятому входу блока управления, первый и шестой выходы которого и выходы первого и второго регистров адреса являются выходами устройства, отличающееся тем, что, с целью сокращения аппаратурных затрат устройства, в него'введены третий регистр адреса, дешифратор, второй коммутатор, элемент И, выход которого соединен с вторым входом триггера и одиннадцатым входом блока управления, входы элемента И подключены соответственно к выходу блока сравнения, седьмому выходу и третьему входу блока управления, первый и третий входы третьего регистра адреса соединены соответст венно с первым входом и третьим выходом блока управления, выход третьего регистра адреса подключен к входу дешифратора, выходы которого соединены с первым и вторым входами второго коммутатора, другие входы которого подключены к первому, восьмому, девятому и десятому выходам блока управления, второй вход третьего регистра адреса и выход второго коммутатора являются. соответственно дополнительными входом и выходом устройства.(5-7) DEVICE FOR REGENERATION OF INFORMATION IN DYNAMIC MEMORY, containing the first and second address registers, the first switch, address counter, comparison unit, trigger, control unit, the first input of which is connected to the first inputs of the address registers and address counter, inputs from the first the ninth control unit, the second input of the second address register and the first input of the first switch are device inputs, the second input of the first switch is connected to the output of the address counter and the first input of the comparison unit, the second input of which is connected the output of the first address register, the third and fourth inputs of the first switch are connected respectively to the first and second outputs of the control unit, the output of the first switch is connected to the second input of the first register address, the third output of the control unit is connected to the third inputs of the first and second address registers, second the input of the address counter is connected to the fourth output of the control unit, the fifth output of which is connected to the first input of the trigger, the output of which is connected to the tenth input of the control unit, the first and sixth outputs The outputs of the first and second address registers are outputs of the device, characterized in that, in order to reduce the hardware costs of the device, it includes a third address register, decoder, second switch, AND element, the output of which is connected to the second input of the trigger and the eleventh input control unit, inputs of the And element are connected respectively to the output of the comparison unit, the seventh output and the third input of the control unit, the first and third inputs of the third address register are connected respectively to the first input and third the output of the control unit, the output of the third register of the address is connected to the input of the decoder, the outputs of which are connected to the first and second inputs of the second switch, the other inputs of which are connected to the first, eighth, ninth and tenth outputs of the control unit, the second input of the third register of the address and the output of the second switch are. respectively, additional input and output devices.